2025년까지 2nm, 더 상세한 로드맵을 발표한 TSMC

(출처: TSMC)

TSMC가 2025년까지 N2공정에 이르는 과정을 좀 더 상세히 설명했습니다. 현재의 N4 (4nm) 공정은 5nm 공정의 개량형이지만 N3 (3nm) 공정은 새로운 공정으로 상당한 수준의 밀도 증가 및 성능 향상을 목표로 하고 있습니다. 흥미로운 사실은 앞으로 3년애 걸쳐 최대 5가지의 N3 공정이 나온다는 것입니다.

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오리지널 N3 공정은 올해 하반기부터 양산을 목표로 하고 있습니다. N5 공정과 비교하면 같은 성능에서 25-30% 전력 소비가 감소하거나 혹은 같은 전력에서 성능이 10-15% 높아지고 로직 밀도는 1.7배 높아지게 됩니다.

2023년 양산을 목표로 하고 있는 N3E 공정은 로직 밀도를 일부 희생하고 전력 소비를 최대 34% 줄이거나 성능을 최대 18%로 높인 것으로 고성능 프로세서를 원하는 고객을 위한 개량형 공정입니다. 그런데 N3의 개량형이 여기서 끝이 아니라 2024년에도 세 가지 개량형이 나오게 될 예정입니다.

N3P는 성능에 더 초점을 맞춘 공정이고 N3X는 N4X의 후계자로 전력 소모에 상관 없이 최고의 성능을 원하는 고객을 위한 것입니다. 반면 N3S는 밀도에 좀 더 초점을 맞춘 공정이 될 것으로 보입니다. 여기에 N3 공정은 고객들이 핀의 높이를 조절할 수 있는 핀플렉스 FinFlex 모드까지 지원합니다.

이렇게 여러가지 모드가 나오는 이유는 TSMC도 미세 공정의 벽을 넘기가 힘들어졌기 때문입니다. 이제 더 미세한 공정을 만들기 위해서는 막대한 팹 건설 비용과 극한의 첨단 반도체 제조 기술이 필요합니다. 따라서 N2 공정은 2025년에야 도입될 예정입니다.

N2는 최초의 나노시트 Nanosheet 기반 GAAFETs 공정으로 밀도는 1.1배 정도밖에 증가하지 않지만, 같은 성능에서 전력이 25-30% 감소하거나 같은 전력 소모에서 성능이 10-15% 정도 증가합니다. 아마 N2 공정도 이렇게 여러 개의 개량형 공정이 등장할 가능성이 큽니다.

미세 공정 개선이 빠르게 이뤄질 수 없고 갈수록 비용이 증가하는 문제점 때문에 이제 반도체 업계는 여러 개의 작은 칩을 3차원적으로 결합하는 3D 패키징에 집중하고 있습니다. TSMC 3D 패브릭도 그 중 하나로 앞으로 이전에는 생각하기 힘들었던 초대형 칩이 나올 것으로 예상됩니다.

참고

https://www.anandtech.com/show/17453/tsmc-unveils-n2-nanosheets-bring-significant-benefits

https://www.anandtech.com/show/17452/tsmc-readies-five-3nm-process-technologies-with-finflex

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