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2018년 5월 9일 수요일

5nm 공정에 도입 계획을 밝힌 TSMC

​TSMC가 5nm 공정에 대한 계획을 발표했습니다. 현재 7nm공정인 CLN7FF의 도입을 준비중인 TSMC 는 EUV 를 사용한 2세대 공정인 CLN7FF+로 진행한 후 5nm공정인 CLN5를 2020년 쯤 도입할 예정입니다. 물론 예정대로 될지는 기다려 봐야 알겠지만, TSMC가 7nm 샘플을 내놓고 있다는 점은 분명합니다. 앞서 소개한 것처럼 샘플 칩을 시연했기 때문입니다.

 빠르면 올해 하반기에 실제 제품을 내놓을 것으로 보이는데 시기적으로 봤을 때 애플의 A12 프로세서에 적용될 가능성도 있습니다. 이제는 애플이 TSMC의 가장 큰 고객이 되었기 때문에 애플을 계속해서 유치하기 위해서는 적극적으로 신공정을 제공해야 하기 때문입니다. 올해 7FF 공정 제품을 제공하고 내년에 EUV를 사용한 7FF+를 제공한 다음 그 다음 번에 5nm 제품을 제공한다는 것이 TSMC의 계획으로 보입니다. EUV 리소그래피 장치 역시 주요 제조사에 공급되고 있기 때문에 이를 사용한 공정 역시 조만간 정체를 드러낼 것입니다.


 물론 인텔의 사례에서 볼 수 있듯이 미세 공정 도입은 생각보다 쉽지 않은 문제입니다. EUV 공정이 처음 도입되는 만큼 어떤 문제가 있을지 지금은 알기 어려울 수 있습니다. 하지만 TSMC는 내부적으로 어느 정도 연구를 진행한 것으로 보이는데, 구체적인 수치를 들고 나왔기 때문입니다.


 TSMC에 의하면 10FF 공정대비 7FF 공정은 같은 복잡도를 지닌 칩에서 40% 전력 소모 감소와 37%정도의 면적 감소를 기대할 수 있습니다. 7FF 대비 7FF+ 공정은 10% 전력 소모 감소와 17%의 면적 감소를 지니며 7FF+ 대비 5FF는 20% 전력 소모 감소 및 45% 면적 감소가 가능하다고 합니다. 이론적으로는 10FF에서 5FF로 진행하면 같은 칩을 절반 이하의 면적으로 생산할 수 있습니다.
 물론 산술적으로는 10FF->5FF는 면적이 1/4이 되는 것이 맞지만, 현재 반도체 업계의 공정 표시는 실제 회로에서의 크기와 따로 놀기 때문에 절반 이하면 그럭저럭 괜찮은 결과라고 할 수 있습니다. 다만 실제로 그런지는 물건이 나와봐야 평가가 가능할 것입니다.



 TSMC의 계획이 성공하려면 EUV 공정의 도입이 순조롭게 이뤄져야 합니다. 이 과정은 올해는 어렵고 2019-2020년 사이 진행될 것입니다. 매우 짧은 파장을 사용하는 EUV의 등장으로 반도체 업계는 5nm 및 그 이하 공정에 도전할 수 있게 되었지만, 2-3nm 이하에서는 어떻게 할지 아직 결정되지 않은 상태입니다. 과연 이 물리적 한계를 어떻게 돌파할 수 있을지 궁금합니다.


 참고




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