(출처: IBM)
IBM 연합 (IBM, 삼성, 글로벌 파운드리)가 현재 개발 중인 5nm 공정을 기반으로 한 테스트 칩을 공개했습니다. 2015년에 7nm 테스트 칩을 공개한 후 2년만인데, 당시 손톱만한 크기의 칩 위에 200억 개의 트랜지스터를 집적했다면 이번에는 300억 개의 트랜지스터를 집적했다는 소식입니다.
새로운 5nm 공정은 전통적인 FinFET 가술 대신 4개의 나노시트 (nanosheets)를 올려쌓는 독특한 방식으로 이뤄졌으며 덕분에 현재 사용가능한 기술에 기반해서 5nm 공정을 달성할 수 있게 되었다고 합니다. 다만 실제 제품이 나오는 것은 2021년 이후가 될 것입니다.
이전에도 소개한 것처럼 삼성 등 주요 반도체 업체들은 EUV 를 이용해서 7nm 이하 공정에 도전하고 있습니다. EUV를 이용한 제품이 출하되는 것은 2019년 정도로 생각되지만, TSMC의 경우 EUV를 사용하지 않고 이미 리스크 프로덕션에 도전하고 있어 속도가 좀 빠를 가능성이 있습니다. 반면 삼성은 4nm 공정까지 로드맵을 공개하고 착실하게 공정 미세화를 추진하고 있습니다. (아래 포스트)
이번에 5nm 공정 테스트 칩을 공개한 것은 차세대 미세 공정 로드맵에 청신호가 켜진 것으로 볼 수 있습니다. 10nm 공정 칩과 비교했을 때 이 프로토타입은 같은 전력에서 40% 성능 향상과 같은 성능에서 75% 저전력을 달성할 수 있습니다. 2020년대 초반에는 5nm 공정 칩이 실제로 공급될 수 있을 것으로 보입니다.
다만 이 이후 공정에 대해서는 아직 알려진 내용이 별로 없습니다. 5nm (4nm 은 5nm의 개선 버전) 이하 공정을 위해서는 새로운 돌파구가 필요할 것으로 보입니다. 그리고 사실 1nm 벽을 뛰어넘는 것은 원자의 크기를 생각하면 거의 불가능하기 때문에 양자 컴퓨터와 같은 새로운 대안이 필요할 것으로 예상됩니다.
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