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  (출처: AMD) ​ ​ AMD가 6세대 에픽 CPU인 베니스를 정식 공개하고 Zen 6 아키텍처에 대해 자세히 공개했습니다. AMD에 따르면 최대 256 코어를 제공하는 Zen 6c 아키텍처는 Zen 5 대비 IPC가 27% 나 높아졌습니다. Zen 6는 8-wide dispatch/execute 파이프라인으로 더 넓은 실행 윈도우 확보, 모든 레벨의 캐시, 큐, 스케줄러 용량 확대, AI 워크로드에 특화된 VNNI-INT8 4파이프, AVX-512 FP16, Bit Matrix Multiply 등 신규 명령어로 IPC를 높였습니다. 그리고 서버 플랫폼에서 최대 256코어/512스레드, 1.6TB/s 메모리 대역폭을 지원하고 PCIe Gen 6를 최초 지원하는 AMD 플랫폼이 됐습니다. ​ 칩 구성에서도 대대적인 변화가 있었습니다. ​ Zen 6 SoC (고주파/성능 중심) 최대 8 CCD × 12 cores = 96 cores L3: 48MB/CCD → 총 384MB L2: 96MB total NPS1 지원, NPS4 OPN-specific ​ Zen 6C SoC (고밀도/데이터센터 중심) 최대 8 CCD × 32 cores = 256 cores / 512 threads L3: 128MB/CCD → 총 1024MB (1GB) L2: 256MB total N2P 노드로 +400MHz 클럭 향상 ​ I/O Die (IOD) TSMC N3 공정, 2개 IOD per chip PCIe Gen 6: 최대 128 lanes (2P), 96 lanes (1P) + 보너스 PCIe Gen4 lanes PCIe bifurcation: x16/x8/x4/x2 지원 SDCI (Smart Data Cache Injection): 네트워크 패킷을 DRAM 경유 없이 직접 캐시에 주입 SDXI (Smart Data Accelerator Interface): 메모리 복사, 암호화 오프로드 ​ 메모리 IOD당 8채널 DDR5 → 칩당 최대 16채널 MRDIMM 12.8...

  SpaceX와 Tesla의 합작 반도체 제조 회사인 테라팹 (Terafab)은 옵티머스 휴머노이드 로봇과 데이터 센터에 자체 메모리 및 로직 칩을 공급하기 위해 설립됐습니다. 인텔의 강력한 기술 지원을 받아 추진하는 테라팹 프로젝트는 궁극적으로 연간 1,000기가와트(1테라와트)의 AI 컴퓨팅 성능을 생산하는 것을 목표로 합니다. ​ 일론 머스크는 2032년까지 월 100만 개 정도의 웨이퍼 생산 능력을 확보하는 것을 목표로 한다고 공급업체들에게 통보했습니다. 여기에는 월 70만 장의 메모리 웨이퍼와 30만 장의 로직 웨이퍼가 포함되는데, 참고로 월 70만 장은 현재 삼성 전자와 맞먹는 수치입니다. ​ 물론 일론 머스크의 다른 야심 찬 계획처럼 이 역시 실현 가능성이 희박해 보이지만, 일단 1단계 프로젝트를 위해 텍사스주 그라임스 카운티에 168억 달러를 투자할 계획입니다. ​ 테라팹은 마스크 생성 및 리소그래피, 첨단 칩렛 패키징, 테스트를 포함한 모든 분산된 공정을 단일 시설에 통합함으로써 지난 수십 년간 반도체 제조의 특징이 되어온 파편화 문제를 해결하고, 칩 설계 주기를 현재 6~9개월에서 단 몇 주 만에 단축하는 것을 목표로 합니다. ​ 일단 현재 테라팹은 관련 인력을 채용함과 동시에 테스트 팹을 건설해 2027년에 SRAM부터 리스크 생산한다는 계획을 지니고 있습니다. 하지만 2028년 본격 양산을 시작한다는 계획은 현재로써는 실현 가능성이 낮아 보입니다. ​ 물론 자금을 투자하면 몇 년 후에는 양산은 가능할 수 있으나 수율과 성능을 확보하는데 상당한 시간이 필요할 수 있고 그때가 되면 메모리 슈퍼사이클이 끝나 있을 수도 있습니다. 과연 실제 양산에 성공해 의미 있는 성과를 거둘지 아니면 하이퍼루프처럼 한때 반짝 했다 사라지게 될지 궁금합니다. ​ ​ 참고 ​ https://wccftech.com/terafab-is-now-aiming-for-a-memory-production-capacity-of-around-700000-w...