2nm 공정을 공개한 IBM

(Credit: IBM)

IBM이 EUV 공정 기반의 2nm급 3-stack GAA 트랜지스터를 공개했습니다. 샘플 칩은 SRAM으로 일반적으로 미세 공정의 기술적 검증을 위해 사용합니다. IBM에 의하면 2nm 공정은 현재 7nm 공정과 비교해서 같은 성능에서 75%의 전력 감소나 혹은 같은 전력에서 45% 성능 향상을 기대할 수 있습니다.

IBM의 2nm 공정은 Gate-All-Around (GAA) / 나노쉬트 트랜지스터 (nanosheet transistors)를 사용하는데, 사실 최신 미세 공정이 그렇듯이 실제로 2nm 인 부분은 없습니다. 2nm 미세 공정에서 기대할 수 있는 성능을 지닌 미세 공정이라는 의미인데, 흥미롭게도 IBM은 트랜지스터의 실제 물리적인 크기도 같이 공개해서 진짜 크기와 얼마나 괴리가 있는지를 쉽게 볼 수 있습니다.

이에 따르면 게이트 사이의 거리인 게이트 폴리 피치 (gate poly pitch)는 44nm이고 게이트 길이는 12nm 정도입니다. 게이트 사이의 나노쉬트는 5nm 높이로 각각 5nm 씩 떨어져 있습니다. 3-stack GAA 셀 전체의 높이는 75nm 입니다.

사실 이렇게 물리적인 크기와 실제 크기가 다르기 때문에 10nm 공정에 비해 2nm 공정의 트랜지스터 밀도가 25배 증가하지는 못합니다. 그래도 크기가 줄어드는 건 사실이기 때문에 이론적 트랜지스터 집적도는 매우 크게 증가합니다. IBM에 의하면 2nm 공정은 손톱 크기 - 대략 150㎟ - 에 500억 개의 트랜지스터를 집적할 수 있습니다. 대략 100㎟ 당 333억 개인 셈입니다.

참고로 삼성과 TSMC의 10nm 공정 밀도는 1㎟ 당 5천만 개 수준이고 인텔은 1억 개 수준입니다. 7nm 공정에서는 삼성과 TSMC는 1억 개가 조금 안되는 수준이고 인텔은 2억3700만개 수준이라고 주장하고 있으나 현재까지 양산이 안되고 있어 검증되지는 못했습니다. TSMC의 5nm 공정은 1억7100만개 수준으로 IBM의 2nm 공정의 절반 수준입니다.

2nm 공정이 본격 양산되면 10nm 공정 대비 25배는 아니지만 대략 6배 이상의 트랜지스터 집적이 가능할 것입니다. 수백억개 이상의 트랜지스터를 집적한 모바일 칩 개발도 가능해지는 것입니다. 과거에 비해 발전 속도는 느려졌지만, 그래도 이렇게 꾸준한 발전을 이룩하는 만큼 IT 혁신은 당분간 쭉 지속될 것으로 생각합니다.

참고로 IBM은 반도체 팹 자체는 글로벌 파운드리에 매각했지만, 미세 공정 관련 기술은 계속 개발하고 있습니다. 주 수입원은 관련 특허입니다. 반도체 산업에서 IBM의 특허는 아직도 영향력이 막강한 만큼 연구 시설과 인력을 유지할만큼 라이선스 수입이 나오는 것 같습니다.

참고

https://www.anandtech.com/show/16656/ibm-creates-first-2nm-chip

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