인텔은 자사의 2 세대 Tri gate 프로세스인 14 nm 공정을 소개할 때 진짜 14 nm 공정 (True 14 nm) 이라는 점을 강조했습니다. 이는 삼성, TSMC, Global Foundries 를 의식한 발언으로 보이는데 여기에는 이들의 14/16 nm 공정이 실제로는 14 nm 공정이 아니라는 비난이 숨이었는 셈입니다. 사실 인텔의 프리젠테이션 자료를 보면 숨겼다기는 보다는 매우 공개적으로 경쟁 업체들을 깎아 내리고 있습니다.
(출처 : Intel)
인텔이 강조하는 내용은 사실 다른 업체들의 14/16 nm 공정이 실제로는 20 nm 공정의 변형에 불과하다는 것입니다. 프로세스 노드의 명칭은 본래 하프 메탈 피치 (Half Metal Pitch) 나 혹은 게이트 길이 (Gate Length) 에 절반에 준하여서 명명되었습니다. 즉 반도체의 배선 레이어의 최하층 (M1 : Metal 1) 배선 간 피치의 절반이나 혹은 트랜지스터의 게이트 부분 길이의 절반을 의미하는 것이었습니다.
그러나 최근에 오면 현재의 논리 프로세스는 노드 명칭과는 실제로는 따로 노는 현상이 발생하고 있습니다. 제조사 측에서는 성능이 기존 공정에 비해서 이만큼 향상되었다고 이야기 하면서 xx nm 공정이라고 이야기 하지만 실제로는 프로세스 자체에 거기에 합당한 크기의 수치를 가진 부위가 없다는 것입니다.
아무튼 이런 상황에서 인텔의 라이벌 파운드리 회사들은 20 nm 프로세스 기술의 배선 백엔드 (Back End Of Line : BEOL) 부위는 그대로 유지하되 여기서 FinFET 을 적용해서 평면 트랜지스터를 멀티 게이트 트랜지스터로 바꿔 14/16 nm 공정을 선보이고 있다는 것이 인텔의 주장입니다. 즉 백엔드는 그대로 두고 프런트 엔드 (FEOL : Front End of Line) 만 변경한 것으로 이전 공정 대비 트랜지스터 밀도는 변화가 없다는 것이죠. (위의 도표에서 기타 회사들의 로직 면적이 변화가 없는 부분이 이를 설명하는 내용)
그러나 일본의 반도체 칼럼리스트인 고토 히로시게 (Hiroshige Goto) 에 의하면 실제로 이러한 비판은 모두 옳지는 않다고 합니다. 삼성 전자와 TSMC 모두 실제로는 메탈 피치는 같더라도 게이트 피치는 축소하는 노력을 진행 중입니다. 이들 파운드리 업계는 28 nm 공정에서 20 nm 공정으로 이전하면서 메탈 피치를 90 nm 에서 64 nm 로 감소시켰습니다. 비록 이 메탈 레이어는 큰 변화 없이 14/16 nm 로 이전되지만 게이트 피치는 계속 감소하고 있다고 합니다.
삼성의 경우 Contacted Poly Pitch (CPP) 를 논리 게이트에서 78 nm, SRAM 비트 셀에서 84 nm 로 단축해서 기존의 20 nm 프로세스의 90 nm 보다 분명 단축했으며 따라서 실제로는 14 % 가량 셀폭이 좁아진다고 합니다. TSMC 역시 16 FF + 공정에서 게이트 피치를 좁힐 것으로 예상되고 있습니다. 다만 실제로 20 nm 에서 14 nm 로 노드를 줄였을 때 장치 밀도는 2 배가 오르게 되지만 실제로는 그 정도 좁힌 것은 아니기 때문에 진짜 장치 밀도는 15 % 정도 상승하는데 그친다고 합니다.
정리하면 인텔의 주장처럼 이들 경쟁업체의 20 nm 공정과 14/16 nm 공정간의 차이가 없는 것은 아니지만 노드 이름 만큼의 밀도 상승은 없다는 것입니다. 반면 인텔은 14 nm 공정에서 상당한 스케일 다운을 이룩했다고 합니다. 22 nm 에서는 80 nm 였던 메탈 피치는 52 nm 로 감소했으며 역시 22 nm 에서는 90 nm 인 게이트 피치 역시 70 nm 로 감소했다고 합니다.
(인텔과 다른 경쟁 업체들의 프로세스 노드. 게이트 피치는 가로, 그리고 메탈 피치는 세로 Credit : Hiroshige Goto )
이는 꽤 흥미로운 이야기인데 실제 명칭과는 달리 회로의 밀도는 인텔의 14 nm 가 높다는 의미가 되기 때문이죠. 다만 인텔의 고성능 프로세서들은 사실 밀도라는 측면에서는 고성능을 지향해서 비슷한 수준의 TSMC 와 비교했을 때 더 높지는 않았습니다. 과연 14 nm 공정 이하에서는 어떻게 변화가 있을지도 궁금합니다.
한편 칩워크에서는 인텔의 발표와 실제 프로세스 노드의 크기가 맞는지 데이터를 분석했습니다. 이에 따르면 실제 인텔의 14 nm 프로세스 노드는 인텔이 발표한 크기에서 약간의 오차를 제외하고 들어맞는 것으로 보인다고 합니다.
(출처 : 인텔)
(출처 : 인텔/칩워크)
다만 인텔이 interconnect pitch 가 52 nm 라고 밝힌 것과는 달리 실제로는 54 nm 것으로 보인다고 칩워크는 언급했습니다. 다만 이는 오차 수준 이내 차이로 실제로 거의 부합하는 수준으로 보인다고 합니다. 물론 여기서 14 nm 인 부분이 어디인진 알 수 없지만 아무튼 세부 회로의 크기는 인텔의 발표와 부함하는 것으로 보입니다. 아무튼 이렇게 작은 회로를 한꺼번에 찍어낼 수 있다는 것 자체로 첨단 기술에 경의가 느껴지는 장면이기도 합니다.
한편 고토는 이와 같은 인텔의 홍보전략이 사실은 이들 라이벌과의 경쟁에서 비롯되었다고 분석했습니다. 즉 현재 미세 공정화가 진행되면서 더 많은 자본과 수요가 필요해진 것은 인텔도 마찬가지이며 이미 인텔은 자신의 프로세서 이외에 다른 회사의 칩도 찍어내는 중입니다. 향후 고객을 더 모셔야 하는 상황에서 TSMC 나 삼성전자는 꽤 만만치 않은 상대인 것입니다.
따라서 경쟁사의 프로세스 노드를 평가 절하한 셈인데 이는 그만큼 인텔이 이들의 추격을 두려워하고 있다는 반증도 될 수 있을 것입니다. 비록 현재는 인텔이 좀 더 앞서있기는 하지만 이들 경쟁자들도 막대한 투자와 연구를 통해서 미세 공정에서 빠른 속도로 인텔의 뒤를 쫓고 있기 때문입니다. 결국 영원한 1 등은 없다는 점을 상기한다면 인텔이 지금 열심히 분발해야 할 이유가 있는 셈이죠.
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