(출처: 삼성전자)
핫 칩스 2026에서 SK 하이닉스가 차세대 HBM 메모리 로드맵을 밝힌 것과 동시에 삼성 역시 앞으로 로드맵과 zHBM에 대한 많은 내용들을 추가 공개했습니다. SK 하이닉스와 마찬가지로 삼성 역시 갈수록 늘어나는 HBM 메모리의 열을 해결하기 위한 열 배출 통로를 개발하고 있는데, 이를 HPB (Heat Path Block)라고 명명했습니다. 이 기술은 HBM4E에서 일부 적용되고 HBM5에서 본격 적용될 것으로 예상됩니다. 기술적으론 앞서 소개한 SK 하이닉스의 ICE HBM (iHBM) 기술과 비슷합니다.
이전 포스트: https://blog.naver.com/jjy0501/224388591305
HBM 아키텍처는 코어와 DRAM 셀을 포함하는 C-다이(코어 다이)와 하단에 위치하여 다양한 DRAM 공정을 처리하는 B-다이(베이스 다이)라는 두 가지 핵심 부분으로 구성됩니다. 삼성의 코어 다이는 D1a, D1b, D1c 등의 고급 DRAM 공정을 사용하여 최대 16층(16-Hi)까지 확장할 수 있습니다. 그리고 이 코어 다이들은 여러 개의 TSV(Through-Silicon Vias)를 통해 연결됩니다. 베이스 다이는 PHY (Physical layer) 고속 인터커넥트 경로를 통해 컴퓨팅 다이(XPU: GPU, TPU 등)와 연결하여 데이터를 빠르게 전송하는 역할을 담당합니다.
그런데 최근 HBM의 데이터 통로 폭이 커지면서 PHY의 발열이 통제하기 힘들어지고 있습니다. HBM4에서는 HBM3보다 두 배 많은 2048bit 인터페이스를 사용하고 있어 처리해야할 핀 수가 많아지고 전력 소모도 커지게 되어 있습니다. 수많은 D램 다이 아래 깔린 PHY는 열 배출이 매우 어렵기 때문에 삼성과 SK 하이닉스 모두 이 발열을 해소하기 위해 iHBM나 HPB 기술을 사용할 예정입니다. 쉽게 말하면 이는 열을 배출하는 굴뚝이라고 할 수 있습니다.
핫 칩스에서 삼성은 3단계 로드맵을 제시했습니다. 이를 풀어 설명하면 다음과 같습니다. (그록 정리)
1. Phase 1: XPU 면적 회수 (Area Reclamation)
목표: 베이스 다이를 고급 로직 공정으로 옮겨 PHY를 작게 만들고, XPU의 부담을 줄여 연산 공간을 확보한다.
주요 내용:
기존 표준 HBM PHY를 고급 로직 기반의 컴팩트한 D2D(Die-to-Die) 인터페이스로 교체합니다.
PHY 면적과 채널 길이가 크게 줄어들어 에너지 효율이 좋아집니다.
절약된 면적을 활용해 **메모리 컨트롤러(MC)**를 XPU에서 베이스 다이로 옮깁니다.
추가로 Near-MC SRAM 기반 셀 리페어 기능을 넣어, 세밀한 불량 주소 관리를 베이스 다이에서 처리합니다.
열 문제 대응을 위해 **HPB(Heat Path Block)**를 도입합니다. PHY 영역의 약 50%를 커버해 피크 온도를 35% 이상 낮춥니다.
기대 효과:
XPU 면적 5~10% 회수
회수된 면적으로 성능 10~20% 향상 가능
HBM4부터 본격 적용 (삼성 4nm → 이후 2nm으로 진행)
2. Phase 2: 기능 확장 (Functional Expansion)
목표: 베이스 다이에 더 많은 기능을 넣어 HBM을 ‘똑똑한 메모리’로 만든다. (aHBM / AHBM 단계)
주요 내용:
고급 RAS(Reliability, Availability, Serviceability) 센서와 실시간 텔레메트리를 통합해 수율과 테스트 커버리지를 높입니다.
**온다이 ATIP(Built-In Self-Test)**를 강화합니다.
메모리 확장 컨트롤러/PHY를 넣어 외부 메모리(LPDDR 등)와 연결함으로써 용량을 확장합니다. (AI의 KV 캐시 수요 증가에 대응)
**선택적 프로세싱 요소(Processing Elements)**를 베이스 다이에 배치합니다.
→ 일부 연산을 메모리 가까이에서 처리해 데이터 이동을 줄이고, 전력·열 부담을 낮춥니다.
기대 효과:
데이터 이동 전력 감소
XPU 근처에서 더 큰 용량 확보
하이브리드 연산 오프로드로 시스템 효율 향상
Phase 1에서 확보한 공간과 고급 로직 공정을 활용해 기능을 본격적으로 확장하는 단계입니다.
3. Phase 3: 3D 수렴 (3D Convergence) – zHBM
목표: 2.5D 인터포저를 완전히 없애고, HBM을 XPU 위에 직접 적층하는 진정한 3D 구조를 구현한다.
주요 내용:
HBM 스택을 XPU 다이 바로 위에 수직으로 쌓습니다.
기존처럼 가로 방향(lateral)으로 통신하던 방식을 없애고, 분산 I/O를 사용해 데이터 이동 거리를 최소화합니다.
SerDes와 복잡한 2D 인터페이스를 제거하거나 대폭 단순화합니다.
**WoW(Wafer-on-Wafer)**와 HCB(Hybrid Cu Bonding) 기술을 활용해 초고밀도 연결을 구현합니다.
삼성 주장 성능 (HBM4E 또는 HBM5 대비):
전력 효율 약 70% 향상
DRAM 대역폭 2.3배 이상 증가
I/O 에너지 약 0.5 pJ/bit 수준
DRAM 모듈당 약 100W 전력 절감
GPU에 8.3% 추가 전력 여유 제공
시스템 열 여유(thermal headroom) 확보
예시 구성: XPU 위에 4개의 zHBM 스택을 올리는 형태.
전체 로드맵의 의미
Phase 1 → 당장 가능한 최적화와 면적 회수
Phase 2 → 베이스 다이를 기능적으로 고도화
Phase 3 → 물리적으로 XPU와 완전 융합
이 3단계는 “메모리와 연산의 경계를 점점 허물어가는” 과정입니다.
삼성이 자체적으로 메모리와 고급 로직 공정을 모두 보유하고 있기 때문에 가능한 전략으로, SK Hynix의 패키징·열 관리 중심 접근과 대비되는 아키텍처 중심의 장기 비전입니다.
결국 삼성은 HBM4부터 자체 미세 공정을 이용한 베이스 다이를 통해 HBM PHY를 고급 로직 기반의 컴팩트한 D2D(Die-to-Die) 인터페이스로 교체합니다. 이미 이 단계는 진행 중입니다. 그 결과 PHY 면적과 채널 길이가 크게 줄어들어 에너지 효율이 좋아집니다. 그래도 HBM4E에서 열 배출을 위해 HPB 기술을 일부 도입할 예정입니다.
그 다음 단계는 베이스 다이에 더 많은 기능을 넣어 더 똑똑하고 고객사의 요구에 맞춘 HBM 메모리를 만드는 것인데, HBM4E/HBM5 단계에 해당되는 것으로 보입니다. 마지막은 zHBM을 통해 완전히 프로세서 위에 올리면서 인터포저의 필요성을 아예 없애 버리는 것입니다. 이는 SK 하이닉스의 발전 방향과 동일합니다.
다만 이렇게 되면 과연 열 배출은 가능하냐라는 의구심이 생길 수 있습니다. 이 문제는 어떻게 극복할 수 있을지가 앞으로 관건이 될 것으로 보입니다. 따라서 초기 프로세서 적층형 HBM은 별도의 열 전달 경로를 배치하고 I/O 전력을 대폭 줄이면서 (삼성 측 주장으로는 전력을 70% 가까이 줄일 수 있음) 스택 높이를 16Hi가 아니라 4Hi 정도 낮은 스택으로 시작해서 이를 극복할 가능성이 높아 보입니다. 그래도 이미 전력 소모가 감당하기 힘든 GPU 위에 이를 올리는 것은 쉽지 않은 일이 될 예정입니다.
프로세서 위에 메모리를 올리려는 시도가 성공할 수 있을지 주목됩니다.
참고
댓글
댓글 쓰기