(출처: TSMC)
TSMC가 2025년 하반기 양산을 목표로 개발하고 있는 2nm (N2) 공정에 대한 상세한 내용을 최근 열린 IEEE International Electron Device Meeting (IEDM)에서 공개했습니다. N2는 N3와 비교해서 같은 전력에서 15% 높은 성능을 보이거나 혹은 같은 성능에서 24-35%의 전력 소모 감소를 달성할 수 있습니다. 트랜지스터 밀도는 15% 정도 높아집니다.
N2에서 큰 변화는 TSMC 최초의 GAA (Gate All Around) 트랜지스터인 나노플렉스 (NanoFlex) DCTO 기술이 적용됩니다. 나노시트 형태의 트랜지스터를 통해 더 작게 트랜지스터를 만들어도 누설 전류를 줄이고 충분한 성능을 내는 것이 핵심입니다. 하지만 N2의 성능 향상은 나노플렉스 DCTO에 몇 가지 기술적 혁신이 더해진 결과입니다.
N2의 middle-of-line (MoL), back-end-of-line (BEOL), far-BEOL 전기 배선은 저항을 20%나 감소시켰는데, MoL의 경우 텅스텐을 이용해 vertical gate contact (VG) 저항을 55%나 줄였다는 게 TSMC의 설명입니다. 저항 감소는 소비전력 감소와 성능 향상으로 이어집니다. super high-performance MiM (SHP-MiM) 캐파서터 역시 용량을 200fF/mm²으로 늘려 최고 동작 주파수를 늘리고 갑작스러운 전압 강하를 줄일 수 있습니다.
마지막으로 새로운 구리 (Cu) RDL 층은 TSV에 최적화되어 있으며 3D V 낸드처럼 face to face 혹은 face to back 방식으로 위나 아래에 새로운 층을 끼워 넣을 수 있습니다. SoIC 본드 피치 (bond pitch)는 4.5㎛로 더 많은 데이터를 주고 받을 때 유리할 것으로 보입니다.
TSMC는 다른 공정으로 제조된 여러 개의 칩렛을 묶어 3차원 패키징을 통해 더 거대한 프로세서를 만드는 기술에 주력하고 있으며 N2는 이 목적에 맞게 개발되는 것으로 보입니다. 따라서 미래 AMD CPU나 엔비디아의 GPU는 3D 패키징을 통해 더 크고 복잡해질 수 있을 것입니다.
N2의 첫 고객은 애플이 될 가능성이 높은데, 시기적으로 보면 아이폰 17 시리즈에 탑재되기에는 시간이 촉박할 것으로 보입니다. 하지만 늦어도 아이폰 18 시리즈나 2026년에 등장할 맥, 아이패드 시리즈에 탑재될 순 있을 것입니다. 실제 성능 향상 폭이 얼마나 될지 궁금합니다.
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