3D 패키징 기술에 대해 발표한 AMD

 (출처; AMD)

 AMD가 핫칩 (hotchip) 컨퍼런스에서 3D V-Cache 같은 3D 패키징 기술에 대한 이야기를 꺼냈습니다. 인텔의 포베로스 (Foveros)처럼 칩을 평면이 아닌 3차원적으로 쌓는 기술은 최근 반도체 업계의 화두가 되고 있습니다. 10nm 이하 미세 공정으로 진행하면서 웨이퍼 가격이 천정부지로 치솟는 데다 사실 미세공정의 명칭과 실제 물리적 크기가 완전히 따로 가고 있어 실제로는 크기를 줄이기도 어렵기 때문입니다. 

 따라서 여러 개의 다른 공정으로 된 다이를 2차원 혹은 3차원적으로 연결해 하나의 프로세서를 만드는 패키징 기술의 중요성이 커지고 있습니다. 인텔이 최근 공개한 폰테 베키오 GPU는 5개의 다른 공정으로 제조된 47개의 다이 (액티브 타일)을 2/3차원적으로 조립한 것으로 반도체 기술의 미래가 어떻게 진행될지를 보여주고 있습니다. 

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 AMD는 이미 Zen 3 아키텍처에서 7nm 공정의 CPU 칩렛과 14nm 공정의 I/O 칩을 나눠 서로 다른 공정의 칩을 연결하는 기술을 선보였지만, 이는 단지 다이를 여러 개 평면으로 연결한 방식이었을 뿐입니다. 칩의 구조가 복잡해지고 여러 가지 다른 반도체 다이를 연결하기 위해서는 고속으로 데이터를 전송할 수 있는 방법이 필요합니다. 

 AMD가 이전에 선보인 3D V-Cache은 CPU 칩렛 위에 64MB L3 다이 두 개를 올려놓는 방식으로 2TB/s의 엄청난 대역폭을 확보할 수 있으나 발표 당시에는 어떻게 구리-구리 연결이라는 것 이외에 어떻게 연결하는지에 대해서 구체적으로 설명하지 않았습니다. 

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 이번 핫칩 컨퍼런스(Hot Chips 33)에서는 AMD의 3D 패키징 기술이 상세히 공개됐습니다. 물론 AMD는 팹리스 반도체 제조사로 실제 제조는 TSMC가 담당하기 때문에 사실은 TSMC의 3D 칩 패키징 기술인 SoIC을 사용합니다. 이 기술은 TSV로 연결된 두 개의 다이를 직접 구리 - 구리 유전체 결합 (direct copper-to-copper dielectric bonding)법으로 연결해 고속으로 데이터를 주고 받을 수 있게 합니다. 이번에 공개한 내용에 따르면 다이 간 거리 (피치)가 9 μm에 불과해 표준적인 C4 패키징의 130 μm이나 마이크로 범프 3D의 50 μm 보다 현저히 작아 고속 데이터 전송이 가능하다고 합니다. 

 AMD에 의하면 앞으로 TSMC의 3D 패키징 기술을 이용해서 두 개 이상의 CPU 칩렛을 수직으로 연결하거나 혹은 캐쉬나 I/O 다이처럼 서로 다른 다이를 연결할 수 있을 것이라고 합니다. CPU + GPU 칩렛 연결 역시 가능합니다. 이 방법을 이용하면 모든 프로세서에 최신 공정을 적용할 필요가 없어 I/O 다이처럼 높은 클럭이 필요하지 않은 다이는 저렴한 공정을 사용해 전체 비용을 낮출 수 있습니다. 

 3D 패키징의 또 다른 장점은 칩을 잘게 조각 낸 다음 필요한 부분만 연결하기 때문에 수율을 높일 수 있다는 것입니다. 수백 억개의 트랜지스터를 집적한 거대한 프로세서를 한 번에 실수 없이 만들기 힘든 만큼 차라리 여러 개를 만든 후 조립하면 문제가 생긴 작은 다이만 버리면 되기 때문에 같은 웨이퍼에서 더 많은 칩을 만들 수 있습니다. 

 인텔과 AMD 모두 이제는 여러 개의 다이를 연결하는 반도체 패키징 기술에 주력하고 있습니다. 최신 미세 공정 웨이퍼의 가격이 매우 비싸진 것이 중요한 배경이라고 할 수 있습니다. 더구나 비싸진 만큼 실제로 공정이 미세해 진 것도 아니라서 더 많은 트랜지스터를 집적하는 데 어려움이 있습니다. 결국 메모리처럼 시스템 반도체도 높이 쌓는 기술이 대세가 될 것으로 예상합니다. 

 참고 

https://www.tomshardware.com/news/amd-unveils-more-ryzen-3d-packaging-and-v-cache-details-at-hot-chips