GAA 트랜지스터 다음 기술인 CFET을 준비하는 반도체 업계

(출처: 인텔)

현재 반도체 업계의 선두인 삼성, 인텔, TSMC는 3nm 이하의 미세 공정을 두고 다툼을 벌이고 있습니다. 현재의 FinFET 기술의 대안으로 나온 게이트 올 어라운드 (GAA) 기술을 적용하면서 실제 물리적 크기는 3nm 보다 훨씬 크지만, 노드 이름은 3nm, 2nm 공정들이 도입됐거나 하나씩 양산을 준비하고 있습니다.

하지만 GAA 기술 역시 금방 한계에 도달하기 때문에 반도체 연구자들 역시 다음 기술을 오래전부터 개발하고 있었습니다. 유럽의 최대 반도체 기술 연구소인 IMEC에서는 1nm 공정 달성을 위해 나노시트 (Nanosheet) GAA 기술을 뛰어넘는 포크시트 (Forksheet) 트랜지스터 구조와 CFET (complementary field effect transistors) 구조를 제안했습니다.

참고 : https://blog.naver.com/kipoworld2/222167619235

N형 및 P형 트랜지스터를 수직으로 쌓는 방식으로 올리는 CFET 기술은 한동안 실험실 단계를 벗어나지 못했으나 최근 인텔과 TSMC는 프로토타입 CFET 트랜지스터를 개발하는데 성공했습니다.

인텔의 3D CFET 트랜지스터는 3개의 n-FET 나노리본과 3개의 p-FET 나노리본을 지니고 있으며 수직으로 30nm 갭을 지니고 있습니다. 게이트 피치의 크기는 60nm인데 후면 전력 공급 방식인 파워비아를 적용한 점이 주목됩니다. 20A 이후 공정에서는 파워비아가 기본으로 탑재될 것이기 때문에 이에 맞춰 개발을 진행하는 것으로 보입니다.

TSMC 역시 n/p 층을 여러 개 지닌 CFET 트랜지스터를 개발했는데 게이트 피치의 크기는 인텔보다 작은 48nm 입니다. 어차피 프로토타입 기술이기 때문에 게이트 피치가 작은 것보다 더 중요한 것은 내구성과 성능입니다. TSMC는 이 프로토타입 CFET 트랜지스터의 90%가 내구도 테스트를 통과했다고 설명했습니다.

다만 두 회사 모두 실제 양산을 위해서는 더 많은 시긴이 필요한 상황입니다. 성능과 내구성, 신뢰성 모두에서 합격점을 받기 까지는 상당한 시간이 걸릴 것입니다. 양산 시기에는 1nm 혹은 10A 이하 공정으로 소개될 것으로 보이는데, 실제 1nm 보다 훨씬 큰 물리적 크기를 지닐 것입니다. 하지만 트랜지스터를 위로 쌓는 만큼 밀도는 지금보다 더 높아져 더 집적도가 높은 칩이 가능합니다. 아마 이 시기에는 1000억 개 이상의 트랜지스터를 집적한 프로세서가 드물지 않게 될 것으로 보입니다.

참고

https://www.tomshardware.com/news/intel-and-tsmc-to-report-on-next-gen-cfet-transistor-progress

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