(Photo: CEA-Leti)
프랑스 그르노블에 위치한 원자력청 (CEA) 산하 전자정보 기술 연구소 (Leti)가 올해 샌프란시스코에서 열린 IEEE Solid-State Circuits Conference (ISSCC)에서 6개의 칩렛(Chiplet)을 서로 연결한 96코어 CPU를 공개했습니다. 각 칩렛은 16개의 코어를 탑재했는데, L1/2 캐쉬는 칩렛에 통합되어 있으며 칩렛들은 network-on-chip (NoC)과 SRAM을 지닌 액티브 인터포저 (active interposer) 위에 올려져 서로 하나의 칩처럼 고속으로 연결됩니다.
CEA-Leti에 의하면 NoC의 대역폭은 제곱 밀리미터 당 3TB/s에 달하며 레이턴시는 mm당 0.6ns입니다. 전력 소모는 제곱 밀리미터 당 156mW에 불과합니다. 하지만 정작 가장 중요한 스펙인 연산 능력이나 전체 전력 소모, TDP 등에 대한 정보는 공개되지 않아 어떤 평가를 내리기는 이른 상태입니다. 다만 흥미를 끄는 이유는 칩렛 디자인 때문입니다.
본래 두 개 이상의 칩을 넣어 하나의 CPU를 만드는 일은 그렇게 드문 일이 아니고 과거에는 오히려 더 흔한 일이었습니다. 미세 공정 기술이 발전하고 전반적인 반도체 제조 및 패키징 기술이 발전하면서 통합칩이 나온 것이지 이전에는 코프로세서나 캐시 메모리가 별도로 있는 구조도 드물지 않았습니다. 사실 하나로 통합하는 것이 제조 비용도 적게 들고 소형화나 저전력화에 유리합니다.
그럼에도 다시 여러 개의 작은 칩을 사용하는 CPU가 재등장한 것은 칩 크기가 너무 커진 반면 반도체 미세 공정 기술 발전은 정체된 것과 연관이 있습니다. 과거처럼 공정 미세화가 빠른 속도로 진행될 수 없기 때문에 칩 면적이 자꾸 커지면서 한번에 실수 없이 제조할 수 있는 가능성이 떨어졌습니다. 차라리 작은 칩렛을 여러 개 연결시키는 쪽이 더 편리한 대안이 된 것입니다. 이를 적극적으로 사용한 것이 AMD의 Zen 2 아키텍처입니다. 인텔 역시 칩과 칩을 평면 혹은 3차원적으로 고속 연결해 더 복잡한 제품을 만드는 기술을 개발하고 있습니다.
2세대 에픽 프로세서가 64코어까지 코어 숫자를 늘릴 수 있는 비결은 칩렛 디자인 덕분이었습니다. 당연히 다음 세대 제품에도 이 디자인이 계승될 것입니다. 이렇게 되면 칩렛 사이의 레이턴시 및 대역폭이 새로운 문제가 될 것입니다. CEA-Leti의 96코어 칩은 이를 극복할 수 있는 고속 인터페이스를 보여준 셈입니다. 앞으로 인텔과 AMD가 어떤 모습을 보여줄지도 기대됩니다. 아마도 다음 세대나 다다음 세대에는 이 기술을 통해 100코어 이상 CPU가 등장할 수 있을 것입니다.
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