인텔 18A 상세 정보 공개

(출처: 인텔)

인텔이 VLSI 2025 심포지움에서 18A 공정에 대한 상세한 기술적 정보를 공개했습니다. 18A 노드는 현재 하반기 양산을 목표로 초기 리스크 생산을 시작한 상태로 올해 하반기 이를 적용한 팬서 레이크 출시를 목표로 하고 있습니다.

18A는 앞서 소개한 것처럼 최신 EUV 리소그래피 공정을 이용한 GAA 기술인 리본펫 (RibbonFET) 적용해 성능과 밀도를 높일 계획입니다. 좀 더 구체적으로 말하면 인텔 3 공정과 비교해 1.1V에서는 36%, 0.75V에서는 38% 정도 전력 소모를 줄일 수 있고 성능은 0.75V에서 18%, 1.1V에서 25% 정도 높일 수 있다고 합니다. 따라서 성능에서는 인텔 3보다 25% 정도 최대 상승하는 것으로 볼 수 있습니다.

(출처: 탐스하드웨어)

트랜지스터 밀도는 이전에 언급한 것처럼 전 세대 대비 30% 정도 오르게 됩니다. 다만 SRAM 셀 크기는 0.021㎛^2으로 12.5% 정도 감소에 지나지 않습니다. TSMC 공정으로 비교하면 N5와 N3E 사이인 셈이지만, 인텔에게는 한 가지 더 기술이 있습니다. 바로 후면 전력 공급 기술 (BSPDN)인 파워 비아 (PowerVia)입니다. 과거처럼 반도체의 전력 공급층과 신호층을 트랜지스터 위에 같이 놓는 것이 아니라 전력 공급층을 아래로 내려보내 배선을 훨씬 간단하게 만들면 이것만으로도 8-10% 트랜지스터 밀도를 높일 수 있습니다. 또 저항을 줄여 성능도 높일 수 있습니다. 따라서 전체적으로 밀도를 30% 정도 높일 수 있다고 합니다.

다만 이전에도 인텔이 호언장담을 했지만, 결국은 실망스러운 결과를 보여준 적이 많있기 때문에 이번에도 실물을 보여주기 전까지는 100% 신뢰하기 어려울 것으로 생각됩니다. 팬서 레이크의 성능이 궁금해지는 대목입니다.

참고

https://www.tomshardware.com/tech-industry/semiconductors/intel-details-18a-process-technology-boosts-performance-by-25-percent-or-lowers-power-consumption-by-36-percent

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