(출처 : CXMT)
(Image Source: Counterpoint Research)
중국의 메모리 제소사인 창신 메모리 테크놀로지 (CXMT)가 지난 7월 16일 상하이증권거래소의 과학혁신판인 커촹반(STAR Market)에 공식 상장했습니다. 당초 예상을 넘는 규모의 상장이 이뤄지면서 CXMT는 총 579억위안(약 85억5000만달러, 한화 약 11조8000억원)의 자금을 조달할 수 있게 됐습니다. 공모가는 주당 8.66위안으로 책정됐으며 이에 따른 전체 기업가치는 약 800억~850억달러 수준입니다. 이는 선두 메모리 기업에 비해 작은 규모이지만, 아직 불확실성이 큰 상태라는 점을 생각하면 꼭 저평가 단계로 보기는 어려운 상태이기도 합니다.
앞서 영상에서 소개한 것처럼 계속 적자이던 CXMT는 올해 1분기에 매출이 전년 동기 대비 7배 이상 증가하면서 매출 508억 위안(약 11조 원), 순이익 330억 위안(약 7조 원)의 대기록을 달성했습니다. 2분기에도 비슷한 수익을 냈을 것으로 추정되는데다 IPO로 11.8조원을 새로 끌어 모았기 때문에 상당한 자금을 확보한 셈입니다.
그리고 이번 상장에서 밝힌 내용에 따르면 올해 상반기 예상 매출은 1,100억 ~ 1,200억 위안 (약 20.3조 ~ 22.2조 원), 순이익은 500억 ~ 570억 위안 (약 9.2조 ~ 10.5조 원)에 달합니다. 하반기엔 생산 능력이 더 확대되기 때문에 현재와 같은 가격 수준이 유지된다면 연간 매출은 500억 달러에 육박할 가능성도 있습니다. 올해 말 웨이퍼 생산 능력이 최대 35만장에 (월 기준) 이를 수 있고 이에 따르 점유율이 9-11% 수준까지 확대되어 4위 권에는 안착할 것으로 예상됩니다.
문제는 이렇게 끌어 모은 막대한 자금을 투자해서 새로운 팹을 안정적으로 돌릴 수 있는지입니다. 현재 CXMT는 미국의 제재 조치로 인해 EUV 노광 장비 같은 최신 반도체 생산 장비를 수급하지 못하고 있습니다. 따라서 이 문제를 극복하기 위해 CXMT는 두 가지 기술적 혁신을 도입하고 있는 것으로 알려져 있습니다. VCT (Vertical Channel Transistor, 수직 채널 트랜지스터)와 WoW (Wafer-on-Wafer) Bonding / Bonded DRAM 기술입니다. (세부 내용은 아래 AI 생성 정리) 이 가운데 VCT는 이미 적용중이고 WoW는 현재 시도 중입니다.
1. VCT (Vertical Channel Transistor, 수직 채널 트랜지스터)
기본 개념:
기존 FinFET이나 GAA(Gate-All-Around) 트랜지스터는 채널(전류가 흐르는 부분)이 수평(가로)으로 배치됩니다.
VCT는 채널을 수직(세로)으로 세워 만듭니다. 트랜지스터의 게이트가 채널을 둘러싸는 구조를 유지하면서 셀 면적을 크게 줄일 수 있습니다.
주요 장점 (특히 DRAM에 유리):
4F² DRAM 셀 구현에 최적화: 메모리 셀 크기를 극소화해 같은 웨이퍼 면적에 더 많은 비트를 저장 가능 (집적도 ↑).
Gate patterning과 junction engineering을 분리해 공정 유연성이 높음.
비대칭 Source/Drain 구조 등으로 누설 전류(Off-state leakage) 제어 가능.
DUV(심자외선) 장비로도 미세 공정을 진행할 수 있어, EUV 의존도를 낮춤.
DRAM에서의 역할:
CXMT는 VCT를 통해 고밀도 DRAM 셀을 구현하며, LPDDR5/DDR5/HBM 생산을 가속화하려 합니다. 수직 구조는 bitline 배치를 효율적으로 만들어 메모리 밀도를 높이는 데 강력합니다.
도전 과제: 채널 길이 제어, 전류 구동력(Current drivability), 제조 공정 복잡성 등이 있습니다. Junction-less VCT 등 변형 연구가 진행 중입니다.
2. WoW (Wafer-on-Wafer) Bonding / Bonded DRAM
기본 개념:
두 개(또는 그 이상)의 웨이퍼를 직접 수직으로 접합하는 기술.
Hybrid Bonding (Cu-Cu 직접 접합 + 유전체 접합)이 주로 사용됩니다. 기존 microbump(미세 솔더 범프) 대신 구리 패드를 직접 융합해 연결합니다.
Bonded DRAM 구조:
Memory Cell Array(기억 소자 부분) → 별도 웨이퍼 제작.
Peripheral Circuit(제어 회로, 로직 부분) → 또 다른 웨이퍼 제작.
두 웨이퍼를 정밀 정렬 후 직접 bonding → 3D 수직 적층.
주요 장점:
면적 절감: 칩 수평 크기 증가 없이 용량·밀도 대폭 증가.
성능 향상: 배선 길이 단축 → 지연 시간 ↓, 전력 소비 ↓, 전송 속도 ↑.
공정 최적화: 메모리 셀과 주변 회로를 각각 최적 공정으로 제작 가능.
EUV 우회: DUV 다중 노광 + WoW 기술로 고밀도 메모리 생산 가능 (CXMT의 전략적 포인트).
CXMT 적용 현황:
허페이(Hefei) 파일럿 라인에서 Bonded DRAM 시험 생산 중.
목표: 삼성·SK하이닉스보다 먼저 차세대 고밀도 DRAM 상용화.
HBM3 등 고대역폭 메모리에도 적용 가능.
다만 이런 기술적 도전이 무조건 성공한다는 보장이 없고 갈수록 검증되지 않은 중국산 장비를 더 많이 사용해야 한다는 것은 큰 부담입니다. 아무튼 현재 CXMT는 DDR5 / LPDDR5X에서 16nm~18nm급 (G4) 수준 기술을 지니고 있습니다. 16Gb DDR5 다이 기준 67mm² (0.239 Gb/mm² 밀도) 밀도를 달성했고, LPDDR5X 기준 8533/9600 Mbps 양산, 10667 Mbps 샘플링 단계 (12Gb/16Gb 다이)에 돌입했습니다. 최근에는 DDR5 8000MT/s 이상 제품에서 24Gb 고밀도 다이의 존재도 확인됐습니다. VCT 도입으로 셀 면적을 축소하고 DUV 멀티 패터닝으로 EUV 없이 미세화 진행하는 것이 특징입니다.
CXMT는 앞으로 DDR5/LPDDR5 고성능·고밀도 버전을 목표로 G5 노드 (D1a / D1b-class, ~14~16nm 이하)를 개발하고 있는데, WoW + VCT 기술을 도입해 VCT로 셀을 작게 만들고 WoW로 적층해 메모리 빅 3와 견줄 수 있는 고밀도, 고속도 제품을 생산하는 것이 목표입니다.
현재 허페이 본사에 클러스터에서 DDR4를 서서히 페이즈 아웃 하면서 DDR5, LPDDR5x로 이전을 준비중이고 상하이 클러스터에서는 2026-2027년 양산을 목표로 HBM3/HBM3E를 개발 중인데, 12 Hi 제품이 목표로 월 5만장 규모라고 알려져 있습니다. CXMT는 2028년에는 50만장 규모를 갖춰 마이크론을 생산 규모에서 위협할 것으로 보이지만, 마이크론 역시 아이다호의 신규 팹을 가동하면서 다시 추월하려고 할 것입니다.
앞으로 치열한 경쟁에서 CXMT가 얼마나 견제를 극복하고 규모를 확장하는지가 앞으로 메모리 시장의 상황을 가늠할 수 있는 주요 변수가 될 것입니다.
참고
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