2nm 공정에 대한 추가 정보를 공개한 TSMC

(출처: TSMC)

TSMC가 2nm 공정에 대한 정보를 추가로 공개했습니다. European Technology Symposium 2023에서 공개한 내용에 따르면 TSMC는 우선 나노시트 nanosheet 기반의 gate-all-around (GAAFET) 기술을 N2 공정에 도입한 후 인텔이 최근에 공개한 후면 전력 공급 기술을 N2P에 적용할 예정입니다.

N2 공정은 N3E와 비교해서 같은 전력에서 10-15% 정도 높은 성능 혹은 같은 성능에서 25-30% 낮은 전력 소모를 보이는 것을 목표로 하고 있습니다. 트랜지스터 밀도 증가는 15% 정도입니다.

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GAAFET 트랜지스터 기술과 함께 N2의 주요 기술적 혁신은 super-high-performance metal-insulator-metal (SHPMIM) 캐파시터입니다. TSMC에 따르면 SHPMIM은 기존의 super-high-density metal-insulator-metal (SHDMIM) 캐파시터의 두 배에 달하는 밀도와 절반 수준의 저항을 지녀 프로세서의 성능은 높이고 전력 소모는 줄일 수 있습니다.

여기에 N2 공정부터 redistribution layer (RDL)의 소재가 일루미늄에서 구리로 바뀌어 시트의 저항을 30%로 낮출 수 있습니다.

나노시트 GAA 기술, SHPMIM, Cu RDL가 적용된 N2 공정은 2025년 하반기 양산에 들어갈 예정입니다. 그리고 후면 전력망 backside power delivery network (PDN)이 들어간 N2P 공정은 2026년 하반기에서 2027년 상반기에 양산에 들어갑니다.

후면 전력 공급 기술은 신호층과 전력 공급층을 트랜지스터 층 아햇 위로 나눠 신호 간섭을 줄이고 배선을 단순화해서 성능을 높일 수 있습니다. 앞서 소개한 것처럼 인텔은 파워비아라는 독자 후면 전력 공급 기술을 2024년 20A 공정부터 적용할 예정입니다.

후면 전력 공급 기술만큼은 인텔이 경쟁자보다 빠른 셈인데, 어느 정도 실제 성능 항샹에 기여할지 궁금합니다.

참고

https://www.anandtech.com/show/18884/tsmc-shares-more-details-about-n2-and-n2p-production-nodes

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