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5nm EUV 공정 테스트 칩 수율 80%에 도달한 TSMC. 대량 양산은 내년 상반기?





(출처: TSMC/WikiChip)


 TSMC의 5nm 공정 테스트 칩 수율이 80%에 도달했다는 소식입니다.현재 진행 상태로는 2020년 상반기에 양산에 돌입할 수 있을 것으로 보입니다. EUV 리소그래피 장치를 이용한 N5 공정은 마스크 숫자를 크게 줄이고 TSMC 의 5세대 FinFET 기술을 적용해  성능을 높인 것이 특징입니다. 


 TSMC에 의하면 256Mb SDRAM 기준으로 로직 밀도는 1.84배에 전력 소모는 30% 줄일 수 있습니다. 현재 테스트칩은 30%는 메모리, 60%는 CPU와 GPU이며 나머지 10%는 I/O 로 구성되어 있습니다. 이전 세대인 N7+ (EUV)가 mm^2당 9627만개의 트랜지스터 밀도를 지니고 있기 때문에 N5는 1억 7700만개 수준의 밀도를 지녔을 것으로 예상됩니다. 트랜지스터 집적도가 100억개를 훨씬 넘는 프로세서 제조도 쉬워질 것으로 예상됩니다. 현재 엔비디아의 GPU가 12nm 공정임을 생각하면 300-400억개의 트랜지스터를 지닌 GPU 등장도 시간 문제입니다. 


 다만 N5 공정은 초기에는 주로 애플이나 퀄컴의 모바일 AP 생산에 집중될 것으로 보입니다. 작은 칩이 제조도 쉽고 대량으로 구매하기 때문에 제조사에서도 더 중요한 고객이기 때문입니다. 내년에 5nm 공정 GPU를 볼 수 있을지는 장담하기 어렵습니다. CPU의 경우에도 AMD가 7nm+로 이전할 계획이고 5nm는 2021년 정도는 되야 가능할 것으로 보입니다. 


 최근 TSMC가 파운드리 부분에서 더 힘을 키우고 있는데, 독주가 계속될 수 있을지 아니면 삼성에게 점유율을 잠식당할지 결과가 주목됩니다. 개인적으로는 어찌되었든 독점은 좋은 게 아니라고 생각합니다. 


 참고 
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