A16 공정 로드맵을 공개한 TSMC

(출처: TSMC)

TSMC가 2nm 이하 공정에 대한 내용을 발표했습니다. 이 공정의 명칭은 A16으로 정해졌는데, 인텔의 20/18A 공정을 의식한 명칭으로 생각됩니다. A16에서 흥미로운 대목은 생각보다 빠른 2026년 하반기에 양산을 시작한다는 것입니다. 인텔의 거센 추격을 허용하지 않겠다는 의지가 엿보이는 대목입니다.

A16 공정의 핵심은 Super Power Rail (SPR)라고 명명한 TSMC의 자체 후면 전력 공급망 (backside power delivery network (BSPDN)) 기술입니다. 인텔의 파워 비아에 대응하는 기술이라고 할 수 있습니다.

인텔 파워비아 : https://blog.naver.com/jjy0501/223122210761

인텔의 파워비아 기술은 업계 최초로 도입되는 후면 전력 공급 기술입니다. 기존의 프로세서는 트랜지스터 층을 가장 아래 놓고 그 위에 전력망을 구성하고 다시 위에 신호층을 만들었습니다. 하지만 반도체가 매우 복잡해지면서 신호층과 전력층이 너무 복잡하게 얽히고 효율이 낮아지는 결과를 초래했습니다.

따라서 인텔은 파워 비아라는 자체 후면 전력 공급 방식을 이용해 전력층을 아래로 내리고 트랜지스터 층을 신호층과 전력층 사이에 샌드위치처럼 넣어 저항은 줄이고 속도는 높이려고 하고 있습니다. 파워비아를 적용한 20A 제품들은 올해 하반기에 출시됩니다.

TSMC는 이에 대응해 내년 양산에 들어가는 N2에서 나노시트 기반의 게이트 올 어라운드 (GAA) 기술을 적용하고 N2P에서 후면 전력 기술을 처음 도입할 예정이었습니다. 하지만 이는 A16 공정으로 연기됐습니다. 대신 N2P에 이에 A16 공정을 생각보다 빠른 2026년 말 도입한다는 계획입니다.

TSMC N2P: https://blog.naver.com/jjy0501/223127192704

나노시트 GAAFET과 SPR 후면 전력 기술에 새로운 미세 공정 (아마도 ASML의 차세대 EUV 리소그래피 장치를 사용한 것으로 생각됩니다)을 결합한 A16 공정은 N2P와 비교해서 같은 전입에서 10% 클럭을 높이거나 같은 클럭에서 전력 소모를 15-20% 줄일 수 있습니다. 그리고 같은 복잡도에서 트랜지스터 밀도를 7-10% 높일 수 있습니다.

물론 실제로 길고 짧는 건 대봐야 아는 법입니다. 후면 전력 공급 기술이 실제로 얼마나 클럭을 높일 수 있을지 궁금합니다.

참고

https://www.tomshardware.com/tech-industry/tsmc-unveils-16nm-process-technology-with-backside-power-delivery-rivals-intels-competing-design

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