CoPoS 유리 기판 기술 양산을 준비하는 TSMC

(An Intel engineer holds a test glass core substrate panel at Intel's Assembly and Test Technology Development factories in Chandler, Arizona, in July 2023. Intel’s advanced packaging technologies come to life at the company's Assembly and Test Technology Development factories. (Credit: Intel Corporation))

 (Image Source: Yole Group)

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최근 타이완 상무신문(Commercial Times Taiwan) 보도에 따르면, TSMC는 CoWoS(Chip-on-Wafer-on-Substrate)를 대체할 CoPoS(Chip-On-Panel-on-Substrate) 기술 개발에 적극적으로 나서고 있습니다. 그리고 이를 위해 유리 코어 기판 (Glass Core Substrate) 기술의 개발 및 양산 일정을 앞당기고 있습니다.

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CoPoS가 CoWoS에 비해 가지는 큰 장점은 더 큰 정사각형/직사각형 웨이퍼(또는 패널)를 사용함으로써 CoWoS의 원형 웨이퍼 설계보다 더 많은 칩과 메모리 모듈을 생산할 수 있다는 것입니다.

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현재 반도체는 웨이퍼라는 원판 위에서 생산하는데, 과거 칩이

작았을 때는 이렇게 만들어도 버리는 부분이 적었지만, 이제는 칩의 크기가 커지면서 점점 버리는 부분이 늘어나고 있습니다. 직사각형으로 더 크게 만들 수 있는 CoPoS는 이 문제에 대한 합리적 해결책입니다. CoPoS는 기존 12인치 원형 웨이퍼의 재료 활용률을 70% 미만에서 90% 이상으로 크게 향상시킬 수 있습니다. 이를 통해 2028년 이후 초대형 AI 칩에서 포토마스크 크기 최대화로 인해 발생하는 기하학적 낭비와 비용 급증 문제를 해결할 수 있습니다.

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예를 들어 표준 CoWoS 웨이퍼는 약 300mm 크기인 반면, CoPoS 웨이퍼는 직사삭형 최대 750x620mm까지 가능합니다. (TSMC는 이전에 공개한 바와 같이 310x310mm 및 515x510mm 패널 레벨 웨이퍼도 생산할 예정입니다). 덕분에 현재의 800mm²이 한계인 다이 크기를 늘릴 수도 있고 단위 면적당 비용을 20~30% 절감할 수 있습니다.

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예를 들어 64개의 인터포저를 사용하는 600x600mm² 패널은 면적 효율이 약 45%인 300mm 웨이퍼에 비해 비용이 약 20% 절감되고 면적 효율이 약 81% 향상될 수 있습니다. (사진 참조)

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그외에도 CoPoS는 고밀도 인터커넥트를 통해 고속 신호 전송 우수 광연결 (Optical interconnect) 통합 가능성이 높습니다. 실리콘과 CTE 매칭으로 열 스트레스 최소화 해 고전력 칩 안정적이고 Panel-Level Processing (FOPLP)과 결합해 CoPoS에서 웨이퍼 이용률 크게 향상시킬 수 있습니다.

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단점은 유리가 깨지기 쉬워 취급·가공 어렵고 (장비·공정 특화 필요) 레이저 드릴링/구리 충전 수율 낮다는 것입니다. 기본적으로 절연체이기 때문에 프로세서에 사용하기 위해선 특수 공정이 필요하며 비용 역시 비싸 실제 대량 양산 및 적용은 2030년대가 될 것이라는 예상도 나오고 있습니다.

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항목	Organic (ABF 등)	Glass Core Substrate	장점 (Glass)
Warpage (휨)	높음 (고온에서 변형)	매우 낮음 (50% 이상 개선)	대형 패키지 안정성 ↑
CTE (열팽창계수)	14~17 ppm/°C	3~7 ppm/°C (실리콘과 유사)	열 스트레스 ↓, 신뢰성 ↑
평탄도	제한적	초우수 (Ra <1nm)	미세 패턴 (고밀도) 가능
이용률	원형 웨이퍼 ~70%	사각 패널 (310×310mm 등) 90%+	비용 20~30% 절감
신호 무결성	높음 (고주파 손실)	우수 (저유전상수, 저손실)	고속 신호 (AI, 5G)
열전도	낮음	더 좋음 (열 방출 효율 ↑)	고전력 AI 칩 적합
비용	상대적 저렴	초기 높음 (유리 가공 비쌈)	대량 생산 시 경쟁력
생산 난이도	성숙	TGV, 취성 관리 어려움	수율 개선 필요

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CoPoS의 첫 번째 시범 생산 라인은 이미 구축되었으며, TSMC는 내년 중 CoPoS 웨이퍼의 양산을 목표로 하고 있습니다. 현재 2027년에 시험 생산을 시작하고 2028년에는 양산에 돌입할 계획입니다. TSMC 애리조나 공장은 2029년에서 2030년 사이에 CoPoS 생산에 중요한 역할을 할 것으로 기대됩니다.

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글래스 코어 기판 부분의 또 다른 경쟁자는 인텔입니다. 인텔은 이미 관련 기술과 유리 기판 샘플들을 공개한 바 있습니다. TSMC와 인텔은 향후 글래스 코어 기판 분야에서 두 주요 업체로 자리매김할 것입니다.

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한편, AMD는 클라이언트용 Zen 7 제품군에 TSMC의 FOPLP(Fan-Out Panel-Level-Packaging) 기술 및 1.4nm 공정 노드를 적극적으로 활용할 예정으로 알려져 있습니다. 여기에 CoPoS 기술이 일부 적용될 수 있습니다. FOPLP와 CoPoS 기술의 도입은 클라이언트 애플리케이션을 넘어 AI 및 컴퓨팅 중심의 데이터 센터 시장에서 더욱 중요한 역할을 할 것으로 예상됩니다. 실제 제품을 보게 되는 건 언제가 될지 궁금합니다.

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참고

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https://wccftech.com/tsmc-accelerates-copos-packaging-replace-cowos-as-glass-core-substrates-cut-costs-boost-wafer-utilizatio/

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