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2014년 4월 16일 수요일

(루머) 엔비디아 파스칼과 적층 DRAM + AMD 해적섬 관련 루머




 현재까지 엔비디아의 차기 아키텍처인 파스칼에 대해서 제한적인 정보만이 공개되었지만 적어도 적층 D 램 (Stack DRAM) 을 사용한다는 것은 엔비디아에 의해서 공개된 상태입니다. wccftech 를 비롯한 해외 IT 웹사이트에서는 엔비디아가 장차 자신들의 GPU 에 적용할 적층 3D 메모리에 대해서 더 상세한 정보를 얻었다면서 이를 공개했습니다.  



(엔비디아의 파스칼 모듈   Source : Nvidia )  


 적층 메모리란 메모리를 아파트처럼 쌓아서 밀도와 속도를 높이는 것입니다. 밀도는 그렇다쳐도 속도가 증가하는 원인은 TSV (Through Silicon Via) 를 통해서 데이터를 수직으로 전송하기 때문인데 이에 대해서는 이전에 현재 개발되는 대표적 적층 메모리인 HMC 에서 설명드린 바 있습니다. 마이크론과 인텔이 주도하고 최근 샘플을 내놓고 있는 HMC 나 JEDEC 표준에 따른 HBM 는 이전 포스트 내용을 참조해 주시기 바랍니다.  



 아무튼 이 소식통에 의하면 엔비디아가 파스칼에서 적용할 적층 메모리는 HBM (High Bandwidth Memory) 규격에 따른 것으로 그 개발에는 재미있게도 AMD 가 깊이 관여하고 있습니다. 현재 SK 하이닉스와 AMD 가 개발 중인 것으로 알려진 HBM 메모리는 2 가지라고 합니다.  


2x Stack (512 Gb/s) + 1 (Control Die)  2-Hi HBM
4x Stack (1024 Gb/s) + 1 (Control Die)  4-Hi HBM


 즉 한층이 로직 레이어에 2 개의 메모리를 쌓은 2 - Hi HBM 과 4 개의 메모리를 쌓은 4 - Hi HBM 이 존재한다는 것인데 각각 512 Gb/s 와 1024 Gb/s 의 전송 대역폭을 가지고 있습니다. 4 - Hi HBM 은 결국 128 GB/s 의 전송 속도를 가진다는 것인데 이를 병렬로 연결하므로써 현재의 GDDR5 를 크게 뛰어넘는 메모리 대역폭을 확보할 수 있을 것으로 보입니다. 더욱이 8 층이나 16 층, 심지어는 32 층의 32 - Hi HBM 도 가능할 수 있어서 하나의 칩으로 테라바이트 급의 전송속도를 구현하는 것도 가능하다는 것입니다. 그러면서도 전압은 1.2 V 줄여 저전력화에 유리할 것으로 보입니다.  


 엔비디아가 선보일 파스칼에는 2 Hi 규격으로 1+1 GB 메모리가 4 개 (즉 8 GB) 들어가든지 아니면 1x4 메모리가 4 개 (즉 16 GB) 가 들어갈 것이라고 하지만 물론 확정된 소식은 아닙니다. 현재 개발 단계에 있는 만큼 이런 내용은 설령 유출된 내용이 사실이라고 해도 나중에 바뀌게 될 여지가 충분합니다. 확실한 것은 이런 적층 메모리가 근미래에 실용화 될 것이라는 점 정도겠죠. 처음에는 빠른 속도가 필요한 분야에 먼저 적용이 되고 차츰 전반적으로 대중화 될 것으로 생각됩니다.  


 한편 또 다른 루머들은 20 nm 급의 차기 AMD GPU 로 알려진 해적섬 (Pirate Islands) 역시 HBM 의 도입을 고려하고 있다고 언급하고 있습니다. 하지만 만약 해적섬이 올해와 내년에 등장할 예정이라면 다소 사실성이 의문시 되는게 HBM 이 그렇게 빠른 시간내 양산이 될 수 있을 지는 다소 의문이기 때문입니다. 파스칼이 등장할 2016 년까지는 어떻게 몰라도 2014 년은 좀 이르지 않을까 반문해 봅니다.  


 물론 위에 나온 이야기들은 루머성 기사가 소스이기 때문에 확실치 않을 수 있습니다. 아마도 확실한 부분은 현재 GPU 들의 데이터 처리량이 매우 커지면서 현재 나와있는 GDDR5 로는 더 이상 충분한 대역폭 확보가 힘들어졌다는 점이 아닐까 생각합니다. 1 TB/s 이상의 대역폭 확보를 위해서는 아마도 적층 메모리의 도입이 결국 반드시 필요하지 않을까 생각됩니다.  


 참고  






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