1nm 이하 크기의 트랜지스터 게이트 제조 기술 개발

(The 0.34 nm gate-length side-wall monolayer MoS2 transistor device structure and characterization. Credit: Nature (2022). DOI: 10.1038/s41586-021-04323-3)

칭화 대학의 연구팀이 원자 한층으로 이뤄진 1nm 이하의 트랜지스터 게이트를 개발했습니다. 현재 nm급 최신 반도체 미세 공정은 실제로는 공정 명칭과 물리적 크기가 따로 놀고 있습니다. 예를 들어 5,7nm 공정이라고 해도 실제로 5,7nm 크기에 해당하는 부분은 없고 대략 그 정도의 성능을 낼 수 있다는 이야기입니다.

반도체 제조사들은 3nm 이하 옴스트롱 크기의 미세 공정을 이야기하고 있지만, 실제로 1nm 이하 물리적 크기를 달성하기 위해서는 원자 1-2층으로 되어 있지만, 트랜지스터의 기능을 할 수 있는 기술을 개발해야 합니다. 전 세계 많은 과학자들이 이 과제에 도전하고 있습니다.

칭화대 연구팀은 산화 몰리브덴 (MoS2) 원자 한층과 그래핀 원자 한층을 이용한 트랜지스터 게이트 (gate)를 개발했습니다. 트랜지스터는 소스 (Source)와 드레인 (drain) 사이의 전류를 통제하는 게이트로 구성되어 있는데, 게이트의 두께를 원자 한층까지 낮추면서 기능을 할 수 있게 만든 것입니다. (사진 참조) 게이트의 크기는 0.34nm 혹은 3.4 옴스트롱 입니다.

물론 실험실에서 일부 구조를 만드는 것과 수백억 개 이상의 트랜지스터를 지닌 칩을 실수 없이 제조하는 것은 완전히 다른 문제입니다. 그래서 많은 연구자들이 실용적인 반도체 생산이 가능한 초미세 제조 공정을 개발하기 위해 노력하고 있습니다. 이런 기초 연구에 기반해서 결국 반도체 제조사들이 지금보다 더 작은 크기의 트랜지스터를 개발할 수 있을 것으로 생각합니다.

참고

https://techxplore.com/news/2022-03-sub-nm-gate-lengths-mos2-transistors.html

Fan Wu et al, Vertical MoS2 transistors with sub-1-nm gate lengths, Nature (2022). DOI: 10.1038/s41586-021-04323-3

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