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나노미터 대신 옹스트롱(Å) ? 새로운 로드맵을 발표한 인텔

 














(출처: 인텔) 



 지난 몇 년간 10nm, 7nm 미세 공정 이전이 지연되어 큰 곤욕을 치른 인텔이 2025년까지의 새로운 미세 공정 로드맵을 발표했습니다. 이번 발표에서 가장 주목 받는 점은 반도체 업계의 관행인 nm 표기를 없앴다는 것입니다. 



 프로세스 노드의 명칭은 본래 반도체의 배선 레이어의 최하층 (M1 : Metal 1) 배선 간 피치의 절반(Half Metal Pitch)이나 혹은 트랜지스터의 게이트 길이(Gate Length)를 의미하는 것이었습니다. 그러나 점점 트랜지스터를 작게 만들기 어려워지자 제조사들은 FinFET처럼 위로 높이 쌓는 기술로 대응했습니다. 그리고 10nm급 성능이라는 의미로 10nm라는 명칭을 사용했으나 그전과는 달리 실제 회로에서 10nm에 해당하는 부분은 없었습니다. 이런 이유에서 인텔은 과거부터 다른 제조사의 공정 명칭이 진짜가 아니라면서 신경전을 벌여왔습니다. 



 이전 포스트: https://blog.naver.com/jjy0501/220165625969



 14nm 공정 시절만해도 인텔의 주장에 의미가 있었지만, 이미 경쟁자들이 5nm 공정까지 도달한 상황에서 이제야 10nm 공정 웨이퍼가 14nm 보다 많아진 인텔 입장에서는 미세 공정에서 뒤쳐졌다는 사실을 부인할 방법이 없는 상황입니다. 그래도 인텔은 자사의 10nm 공정이 삼성이나 TSMC의 7nm 공정과 동급이라는 사실을 강조하고 싶었을 것입니다. 그래서 nm 는 빼고 인텔 7,4,3 이라는 새로운 표기법을 개발한 것입니다. 



 과거 10nm ESF(Enhanced SuperFin)이라고 명명한 인텔 7은 사실 트랜지스터 집적 밀도에 대한 언급이 없는 점으로 볼 때 10nm와 비슷한 수준인데 트랜지스터 FinFET 최적화를 통해 10-15% 정도 성능을 높인 공정으로 추정됩니다. 물론 이미 인텔 10nm가 TSMC 7nm보다 밀도가 조금 높다는 점을 생각하면 트랜지스터 집적도는 부족하지 않을 것입니다. PC용 앨더 레이크 (Alder Lake)와 서버용 사파이어 래피즈 (Sapphire Rapids)가 이 공정으로 제작됩니다. 양산은 올해 하반기부터 입니다. 



 인텔 최초의 EUV 공정은 인텔 4는 사실 TSMC의 5nm 공정보다 더 우수하다는 인텔의 생각이 담긴 명칭입니다. 실제로도 그럴지는 두고봐야 알겠지만, 인텔의 주장으로는 전 세대 대비 20%의 성능 향상이 있습니다. 인텔의 차기 PC용 프로세서인 메테오 레이크 (Meteo Lake)와 서버 프로세서인 그래나이트 래피즈 (Granite Rapids)가 이 공정으로 출시될 예정입니다. 양산은 2022년 하반기가 될 것으로 보입니다. 



 인텔 3 공정은 EUV를 기반으로 한 4 공정의 개선판으로 과거 7nm +로 명명했던 공정입니다. 전 세대 대비 18%의 성능 향상을 예상하고 있지만, 구체적으로 이 공정으로 어떤 제품이 나오게 될지는 아직 공개하지 않았습니다. 양산은 2023년 하반기가 될 것으로 예상됩니다. 



 2 이하에서는 인텔은 갑작스럽게 옹스트롱(Å)이라는 단위를 선보였는데, 이 역시 nm처럼 모순된 명칭이긴 마찬가지입니다. 20A 혹은 20 옹스트롱 공정에서 실제 20Å(2nm)인 회로가 없는 건 마찬가지이기 때문입니다. 뭔가 그럴 듯한 이름을 붙이기 위한 고심 끝에 나온 결정이기는 하지만 오히려 소비자에게 혼란을 줄 가능성도 있습니다. 



 아무튼 20A와 그 후속인 18A 공정의 특징은 RibbonFET이라는 새로운 게이트 기술로 인텔 버전의 Gate-All-Around (GAA) 기술입니다. 여기에 한 가지 더 추가한 것이 파워비아 (PowerVia) 기술입니다. 



 최신 프로세서는 사실 여러 개의 금속 층 (metal layer)를 지니고 있습니다. 이 가운데 트랜지스터는 가장 아래 층에 위치하고 여기에 전력과 신호를 전달하는 금속층은 그 위에 10-20층 정도 존재했습니다. 그런데 신호와 전력 공급을 같은 층에서 처리하면 신호 잡음을 커지는 문제점이 있습니다. 



 파워비아는 신호층과 전력층을 아래 위로 분리하고 트랜지스터를 중간에 삽입하는 방식으로 보통 반도체 산업에서 후면 전력 공급 (backside power delivery)이라고 불리는 기술입니다. 파워비아는 인텔의 후면 전력 공급 기술의 명칭인 셈입니다. 다만 제조가 까다롭기 때문에 계획대로 양산이 가능할지는 두고봐야 알 수 있습니다. 



 이번 발표는 인텔이 반도체 직접 제조를 결코 포기하지 않을 뿐 아니라 TSMC와 삼성에 빼앗긴 주도권도 다시 되찾겠다는 의지를 보여줬습니다. 하지만 이미 상대가 EUV 공정을 도입해 앞서 나가고 있다는 사실은 명백합니다. EUV 도입 부터 몇 년 뒤질 수밖에 없는 인텔이 공정 명칭을 바꾼다고 해서 갑자기 경쟁자들에게 위협이 되지는 않을 것입니다. 로드맵대로 해도 사실 경쟁자보다 빠른 게 아니기 때문에 만약 이 로드맵도 밀리면 진짜 위태로운 상황이 올 수 있습니다. 



 과연 인텔이 위기를 극복하고 원하는 것처럼 파운드리 시장까지 접수해 더 커질 수 있을지 미래가 궁금합니다. 


 

 참고 



https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros




https://www.tomshardware.com/news/intel-process-packaging-roadmap-2025



 
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