Translate

2015년 2월 25일 수요일

10 nm 공정을 언급한 인텔과 삼성



 세계 반도체 시장 1,2 위인 인텔과 삼성이 국제고체회로소자회의(ISSCC) 2015 에서 14nm 핀펫 공정과 더불어 10 nm 공정에 대해서 언급했습니다. 이제 막 14nm 프로세스 기반 칩들이 나오는 시점임을 생각할 때 10nm 제품이 나오게 되는 것은 아마도 수년 후가 되겠지만 현재 기술과 공정이 상당히 개발된 상태라는 것은 널리 알려져 있습니다. 삼성은 아예 최초의 10nm 프로세스를 공개해 머지 않은 미래에 양산에 돌입할 수 있을 것이라는 점을 암시했습니다.
 일단 인텔은 ISSCC에서 자신들의 10nm 파일럿 공정이 14nm 대비 50% 정도 빠르게 작동할 수 있다고 언급했습니다. 다만 앞서 언급했던 것 처럼 현재 개발이 늦어지고 있는 EUV lithography는 필요하지 않을 것 같다고 합니다. ( http://jjy0501.blogspot.kr/2014/09/Intel-10-nm.html 참조) 인텔은 차세대 장비인 EUV 가 없더라도 10nm 공정으로 진행 할 수 있을 것이며, EUV 는 그것이 없으면 안되는 상황이 오기 전까지 도입하지 않게 될 것이라고 언급했습니다.


(10nm 공정의 비용 절감 및 무어의 법칙의 유지.  출처 : 인텔)
 한 가지 더 흥미로운 점은 인텔이 2.5D와 3D (즉 적층 stack 반도체) 에 대해서 언급했다는 점입니다. 2.5D 디자인은 두 개 이상의 다이를 하나의 인터포저(interposer)위에 올려놓는 것으로 CPU + 메모리의 형태가 가장 유력하다고 하겠습니다. AMD가 차세대 GPU를 이런 방식으로 만들것이라는 소식이 들리는 가운데 가까운 미래에 인텔도 2.5D 나 혹은 아예 3D로 시스템을 구성하는 일이 있을 지도 모르겠다는 생각입니다.
 이런 적층 기술은 10nm 공정 이하에서 무어의 법칙이 한계에 직면했을 때 반도체의 집적도와 성능을 올리는데 도움을 줄 것입니다. 하나의 평면 위에 올려놓는 트랜지스터수가 한계에 이른다면 아파트 처럼 높이 쌓아올리는 것도 방법이죠.   

(2.5D 및 3D 적층 반도체.  출처: 인텔)
 이외에도 인텔은 14/22nm 공정에 대한 언급을 했습니다.

 하지만 ISSCC에서 더 눈길을 끄는 점은 삼성이 세계 최초의 10nm FinFET 공정을 언급했다는 것입니다. 물론 14nm 나 10nm 모두 실제 회로의 크기와는 상관없는 이야기라 14nm 공정들이라고 해도 다 각기 크기가 다르다는 점을 감안해야 하겠지만, (이전 포스트  http://blog.naver.com/jjy0501/220165625969 참조) 10nm 공정의 시작은 삼성이 될지도 모르겠다는 생각입니다.

 아마도 실제 제품이 등장하게 되는 것은 아무리 빨라도 2016년 이전에는 어려울 것입니다. 2017년쯤이 되면 시장에 제품들이 등장하게 될 것 같은데, 10nm 공정 이하인 7nm, 5nm 공정의 이전은 EUV는 물론이고 새로운 소재 기술이 필요한 극한의 영역이 될 가능성이 높습니다. 그렇게 생각하면 반도체 제조사들이 공정 미세화와 더불어서 적층 기술을 개발하는 것도 타당하다는 생각입니다. 

 하나의 평면에 더 미세하게 회로를 집적하기 힘들다면 여러 층으로 쌓아 올리는 것이 가장 합리적인 해결책이겠죠. 미세화가 중단될 것이라는 뜻은 아니지만 반도체 적층 기술 역시 고성능 고밀도화에 큰 역할을 하게 될 것으로 생각됩니다.   
 참고



 ​

댓글 없음:

댓글 쓰기