(출처: TSMC)
현재 2nm 공정 양산을 대폭 늘린 TSMC는 속도를 높여 2028년 상반기에 A14 공정 노드 생산을 시작할 것으로 보입니다. 이는 비슷한 시기 인텔의 14A를 생산량 면에서 압도할 것이라는 언론 보도가 나오고 있습니다.
디지타임스(DigiTimes) 보도에 따르면, TSMC의 A14 공정 노드가 2027년 하반기부터 시범 생산에 들어가고 2028년 상반기에 양산에 들어갈 예정이라고 합니다. TSMC의 신추 과학단지 바오산 팹20과 중부 타이완 과학단지 팹25가 A14 기술 생산을 주로 담당할 예정입니다.
여기서 중요한 대목은 2028년에 TSMC의 A14 생산 능력이 인텔의 14A보다 7.5배 더 많을 것으로 예상된다는 대목입니다. 인텔이 A14에서 파운드리 고객을 확대하려 하고 있지만, 가장 중요한 생산 능력에서 TSMC가 훨씬 우세하다는 의미입니다.
TSMC의 A14는 애플 등 대형 고객사들이 우선 채택할 가능성이 높고 이후 AMD나 심지어 현재처럼 인텔도 사용할 가능성이 있습니다. 인텔과 달리 자금이 풍부했던 TSMC는 대규모 팹을 건설할 여유가 충분하기 때문입니다.
반면 오랜 시간 자금난을 겪었던 인텔은 TSMC처럼 캐파를 크게 확대하진 않았지만, 다양한 잠재 고객을 확보하기 위해 노력하고 있습니디. 현재 테슬라를 비롯해 애플, 엔비디아, 아마존, 구글 등이 차세대 AI 제품에 필요한 칩 공급 확보를 위해 경쟁하는 가운데 잠재적 고객으로 거론되고 있습니다.
밀도 측면에서 보면 TSMC의 A14 공정 기술은 비트 셀 크기를 0.021µm² 에서 0.017µm²로 줄이는 획기적인 기술이 될 것입니다. TSMC는 연말까지 0.017µm² 미만의 세계 최소 SRAM 셀 크기와 최고 수준의 SRAM 매크로 밀도 달성을 입증하는 연구 결과를 발표할 예정입니다. 공개된 기준에 따르면 TSMC의 A14는 셀 크기 면에서 인텔과 삼성전자를 앞서게 될 것입니다.
이전에 TSMC는 고밀도 및 에너지 효율적인 컴퓨팅 애플리케이션을 위한 2nm CMOS 나노시트 기술 기반의 38.1Mb/mm² SRAM을 출시했습니다. 이 설계는 0.021um²의 고밀도 비트셀을 사용하며, DTCO(디지털 트랜지스터 코발트) 기술을 통해 이전 기술 노드 대비 전체 SRAM 밀도를 1.1배 향상시켰습니다.
TSMC의 A14 공정 노드는 동일한 전력 소비량에서 15% 더 빠른 속도를 제공하며, 동일 속도에서 최대 30%의 전력 효율 향상을 목표로 하고 있습니다. TSMC는 2세대 GAAFET 나노시트 트랜지스터와 새로운 NanoFlex Pro 표준 셀 아키텍처를 적용하여 N2 대비 최대 20%의 밀도 향상을 달성할 계획입니다.
인텔의 A14 공정 노드 역시 18A와 비교해서 로직 밀도를 20-30%나 높이고 18A 대비 동일 전력에서 +15~20% 속도 혹은 동일 속도에서 -25~35% 전력 소모를 목표로 하고 있습니다. 동시에 High-NA EUV (0.55 NA)를 사용하는 첫 공정이 될 예정입니다.
다만 양산 팹은 2028년 시점에서는 애리조나의 Fab 62가 사실상 주력 생산을 유일하게 담당하면서 생산량에서 TSMC에 크게 밀릴 가능성이 높습니다. 독일 마데부르크팹 계획은 자금난을 겪으면서 2025년 취소됐고 오하이오 팹 역시 2030년대로 시점이 뒤로 밀려 공격적으로 증설에 나서고 있는 TSMC와 경쟁이 되기 힘든 구조입니다.
그럼에도 인텔이 착실하게 다음 공정인 14A로 넘어갈 수 있으면 미래에 대한 희망은 있습니다. 반도체 업계 1위였던 인텔의 재기가 성공할 수 있을지 주목됩니다.
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