최근 시장 조사 기관인 트렌드포스와 카운터포인트 리서치의 연구에 따르면, 중국 창신 메모리 테크놀로지 (CXMT)가 현재 생산량을 웨이퍼 기준 월 32만장까지 확대했으며 2027년에는 월 42만장, 그리고 2028년에는 월 60만장까지 생산량을 늘리 수도 있다고 합니다. 이는 %로 환산 시 2027년에 DRAM 생산 능력을 31%, 2028년에는 87.5%까지 확장하는 것입니다.
CXMT의 점유율은 이미 10%선에 도달한 것으로 여겨지긴 하지만, 앞으로 2028년까지 3위로 올라설 수 있을지에 대해서는 분석 기관마다 전망이 엇갈리고 있습니다. 2027년과 2028년에는 메모리 3사의 새로운 팹에서 물량이 쏟아지기 시작해 CXMT만 생산량을 늘리는 건 아니기 때문입니다. 그럼에도 2027년과 2028년 사이 점유율이 두 자리수에 달할 수 있으며 최대 18%까지 상승할 수 있다는 전망도 나오고 있습니다.
다만 최근 양산에 돌입한 G5 공정이나 올해 말 RDIMM DDR5 메모리에 적용하기로 한 4F2 공정 모두 밀도는 높일 수 있어도 DUV를 통한 멀티 패터닝이 핵심이라 복잡도가 증가해 실제 수율이 어떻게 나올지는 미지수입니다. 다만 기존 G4 공정에서는 수율이 이미 90% 수준에 달했으며 실제 생산량이 대폭 늘어난 것 역시 이를 뒷받침합니다. 항상 낮은 수율로 우린 못 이긴다 하는 식의 선입견은 이제 자제해야 하는 상황인 셈입니다.
이런 예측은 최근 일론 머스크가 중국의 양산 능력을 강조한 것과 맞물려 주목을 끌고 있습니다. 기본적으로 일론 머스크는 메모리 제조사들이 너무 비싸게 받는다는 점을 지목하면서도 "중국이 어떤 제품의 제조 방법을 파악하면, 생산 규모에서 전 세계 나머지를 합친 것보다 더 커지는 경우가 많다. 리튬 배터리와 태양광에서 이미 본 일이다"라고 언급했습니다. 이는 결국 나중에는 공급 과잉으로 가격이 싸질 것을 기대한다는 의미로 해석됩니다.
아무튼 이제 중국 반도체는 더 이상 무시할 수 없는 새로운 경쟁자로 부상하고 있습니다. 과거 미국이 일본 반도체의 추격에 메모리 부분의 주도권을 넘겨줬고 이후 다시 일본이 한국에 메모리 산업의 주도권을 내준 점을 생각하면 영원한 강자는 있을 수 없다는 점을 다시 한 번 생각하지 않을 수 없습니다. 우리 역시 맹렬히 앞서 나가야 하는 상황인 셈입니다.
참고로 아래는 Qwen 3.8 27B로 CXMT의 G5/G6및 4F2, WoW bonding 기술 등을 정리했습니다. (중간 정도 추론, 오류가 있을 수 있음)
중국 메모리 제조사 CXMT(장신메모리)의 차세대 기술 분석: G5·G6 공정, 4F², Wafer-on-Wafer Bonding
1. 개요: CXMT의 현재 위치
CXMT(ChangXin Memory Technologies, 장신메모리)는 중국 최대 DRAM 제조사이며, 허페이와 베이징에 3개의 12인치 팹을 보유해 중국 1위·세계 4위 규모입니다. 2025년 매출은 약 613억 위안(RMB)으로, DDR 계열이 31.9%, LPDDR 계열이 66.4%를 차지합니다. 글로벌 DRAM 시장 점유율은 2025년 4분기 7.6%(자사 prospectus 기준), 2026년 2분기 약 10%(Counterpoint 추정)로, 삼성·SK하이닉스·마이크론이 90% 미만으로 내려간 것은 10여 년 만입니다.
핵심 제약: 미국발 수출통제로 ASML의 EUV(극자외선) 리소그래피 장비 접근이 차단되어 있습니다. 이로 인해 동일한 메모리 출력을 위해 경쟁사 대비 약 30% 더 많은 웨이퍼가 필요합니다. 이 제약이 CXMT 기술 전략의 핵심 축을 결정합니다 — "파장(광원)으로 밀어붙이는 대신, 기하학적·구조적 혁신으로 대체"하는 것입니다.
2. G5 플랫폼 (5세대 DRAM) — 양산 달성
발표 배경
2026년 9월 허페이에서 열린 World Manufacturing Convention에서 G5 플랫폼의 양산을 공식 발표했습니다. 동시에 G5 기반 LPDDR5X 제품군(24Gb/die, 496볼·245볼 패키징)이 공개되어 스마트폰·포터블 기기에 적용 중입니다.
핵심 공정 지표
Active Area Half-Pitch 11.95 nm 메모리 어레이의 밀도 기준치. 업계 최고 양산 노드와 격차를 좁힘
Capacitor Aspect Ratio 45:1 캐패시터의 높이/직경 비율 — 높을수록 용량 확보 유리
Core Area Height 6,762 nm HKMG(High-k Metal Gate) 공정 적용으로 코어 셀 어레이 높이 축소
EUV 없는 4중 패터닝(SAQP)
G5의 기술적 핵심은 노드 숫자 자체가 아니라 리소그래피 경로입니다. CXMT는 ASML EUV 없이 **DUV(심자외선) 4중 노출(quadruple-exposure, SAQP: Self-Aligned Quadruple Patterning)**만으로 11.95nm half-pitch를 달성했습니다. 이는 여러 패터닝 단계를 압축해 더 짧은 파장 장비의 해상도를 근사하는 방식입니다. 공정 집약적(intensive)이지만 EUV 의존을 피합니다.
기타 공정 혁신
디지털 트윈 플랫폼: 설계→테이프아웃→제조→수율 유지에 걸친 가상 R&D 라인 구축, 정교한 DRAM 공정 모델로 R&D 가속
Interface engineering, saddle-fin 구조, low-k spacer bitline 등 다수 공정 개선
DPW(Die Per Wafer): 이전 플랫폼 대비 최소 50% 이상 증가(8Gb 밀도 기준 정규화) → 전력 효율·원가 경쟁력 향상
제품 라인업
LPDDR5X: 24Gb/die (전세대 대비 용량 50% 증가), 양산 중
DDR5: 8000Mbps+, 16Gb/24Gb 칩, 서버 RDIMM·MRDIMM 및 PC 적용
LPDDR6: 2025년 8월 샘플링 시작, H2 2026 양산
3. G6 플랫폼 (6세대 DRAM) — 로드맵 추론
CXMT는 G5 양산과 함께 "기술 로드맵을 계속 추진하겠다"고 명시했으나, G6의 구체적인 노드 수치·일정은 공식적으로 공개되지 않았습니다. 다만 다음과 같은 단서를 종합하면 중간 수준으로 추론할 수 있습니다:
SK하이닉스 1c(10nm급)와의 비교: SK하이닉스가 3세대 LPDDR6를 "6세대 10nm급(1c)" 공정으로 개발한 점을 감안하면, CXMT의 G5(11.95nm half-pitch)는 대략 1b~1c 사이, 즉 G6가 1c(약 10nm급) 또는 그 이하를 지향할 가능성이 높습니다.
4F²와 G6의 결합 가능성: CXMT가 4F² 아키텍처를 "sub-10nm 노드"에 적용한다고 SK하이닉스 CTO 차선용이 VLSI에서 언급한 맥락과 유사하게, CXMT도 G6와 4F²를 병행하여 EUV 없이 밀도를 극대화하는 전략을 취할 것으로 보입니다.
시간표: 2026년 말 4F² 기반 DDR5 RDIMM 출시 → 2027년 H2 상하이 팹 증설(x0k 웨이퍼/연) → G6 양산은 2027~2028년 사이로 추정됩니다.
장비 제약 지속: EUV 접근 불가가 해소되지 않는 한, G6 역시 DUV 멀티 패터닝(5중·6중 노출 등)으로 밀도를 끌어올려야 하며, 이는 웨이퍼 수율과 원가에 부담을 줍니다.
⚠️ 주의: G6의 정확한 half-pitch, aspect ratio, 양산 시점은 CXMT가 아직 공개하지 않았습니다. 위 내용은 공개된 G5 수치와 업계 비교를 근거한 중간 수준의 추론입니다.
4. 4F² 기술 — 셀 구조의 재발명
4F²란?
F = 칩 공정의 최소 피처 사이즈(최소 라인 폭)
DRAM 셀 면적을 F²의 배수로 표현: 현재 상용은 6F²(셀이 6개 단위 정사각형 차지, 트랜지스터 채널 수평 배치)
4F² = 셀이 2F × 2F 정사각형을 차지 → 셀 면적 약 33% 감소 → 동일 웨이퍼에서 이론상 약 50% 더 많은 셀(일부 출처는 30~50%)
참고: 업계가 "6F²"라 부르는 셀은 실제로는 7.8F²에 가까웠다는 지적(TheElec)도 있어, 진정한 4F²로의 도약은 라벨이 시사하는 것보다 더 큽니다.
핵심 혁신: VSG (Vertical Surrounded Gate) 트랜지스터
CXMT의 4F² 구현에서 가장 결정적인 엔지니어링 베팅입니다.
구조: 실리콘 채널이 수직으로 서 있고, 게이트 전극이 원통형 채널을 네 방향 모두로 감싸는 true columnar 구조
**Source(소스)**가 기둥의 아래, **Drain(드레인)**이 위에 배치 → 소스-드레인의 수평 전개가 없어 활성 디바이스의 footprint가 기둥 단면적만으로 축소
효과: 누설 전류(leakage)와 short-channel effect를 억제하면서 저장 밀도 향상. DRAM에서 누설은 셀이 리프레시 사이 저장 전하를 잃는 치명적 문제이므로, VSG의 정전기 제어 개선이 핵심 가치
왜 FinFET/GAA가 4F²에 부적합했는가
FinFET과 GAA(로직 칩에서 널리 사용)도 채널을 수직으로 세우지만, 소스·드레인이 여전히 같은 평면에서 수평 배치되어 있어 footprint가 근본적으로 축소되지 않습니다. CXMT의 VSG는 소스를 기둥 아래, 드레인을 위로 올려 수평 면적을 제거하는 점에서 본질적으로 다릅니다.
4F²의 두 가지 축
트랜지스터 세우기(VSG) — 셀 면적 축소
메모리 셀과 주변 회로(peripheral logic) 분리 — 어레이와 로직을 각각 최적 공정으로 제작 후 결합 (Wafer bonding, 아래 5절 참조)
CXMT의 4F² 현황 및 미공개 사항
2026년 10월 10일 상하이 컨퍼런스에서 Cao Kanyu 사장이 "핵심 진전" 발표, 2026년 말까지 DDR5 RDIMM(서버용) 첫 제품 출시 목표
관련 특허 300개 이상 공개 (업계 선두 수준)
미공개: 제품 스펙, 수율(yield), die size, 전력 수치, 웨이퍼 용량, 고객 인증 결과 — 외부에서 이론적 셀 면적 절감이 실제 칩 전체에 얼마나 유지되는지 판단 불가
시장 반응: 발표 직후 SK하이닉스 -8.79%, 삼성 -5.99% 등 메모리주 급락 (KOSPI 6,007, -5.98%)
경쟁사 동향
SK하이닉스: VLSI Kyoto(2025년 6월)에서 "4F² VG 플랫폼 + 3D DRAM을 sub-10nm 노드에 적용" 발표; VLSI 2026 프로그램에 low-cell-area vertical-gate DRAM 논문
삼성전자: 4F² 전용 팀 구성, vertical channel 트랜지스터 개발 중, 2028년 양산 목표 (EUV 기반)
마이크론: 공개된 4F² 타임라인 없음
업계 전문가 Tian Feng: "3대 메모리사가 모두 4F² 또는 유사 3D DRAM 로드맵을 추구하고 있으나, 아직 대규모 상용화에 성공한 곳은 없다"
역사적 주의점
2022년 CXMT는 DDR5를 그해 말 양산하겠다고 했으나 실제 시장 출시는 2024년 말 — 수율·신뢰성 문제
HBM3 프로토타입 피크 수율이 **50%**에 불과 (Kyunghyang Shinmun), 8-high HBM3 안정화 지속 어려움 (SemiAnalysis)
HBM은 2026년 말 생산 목표 — 경쟁사(HBM4/HBM4E) 대비 1~2세대 뒤처짐
5. Wafer-on-Wafer (W2W) Hybrid Bonding — 구조적 패러다임 전환
발표 배경
2026년 7월 한국 언론(한국경제 등) 보도에 따르면, CXMT는 허페이에서 "bonded DRAM" 파일럿 라인을 테스트 중입니다. CXMT는 공식 확인은 하지 않았으나, prospectus에서 자금 조달이 생산라인 업그레이드·DRAM 기술 업그레이드·선도 R&D에 배정된다고 공시했습니다.
Bonded DRAM의 개념
전통적 DRAM은 메모리 셀 어레이와 주변 제어 로직(행/열 선택, 읽기/쓰기 제어, I/O, 전원 관리)을 같은 웨이퍼 평면에 배치합니다. 노드가 축소될수록:
셀 면적·누설·기생 저항·선간 간섭·수율 통제가 점점 어려워지고
어레이는 최대 밀도를, 로직은 속도·안정성·전력 제어를 우선시 — 단일 평면 공정으로 양쪽 요구를 동시에 충족하기 어려움
Bonded DRAM은 이 문제를 "분리 후 재결합" 으로 해결합니다:
메모리 어레이 웨이퍼: 밀도 최적화 공정으로 제작
로직 웨이퍼: 제어 능력·인터페이스 효율 최적화 공정으로 제작
두 웨이퍼가 각각 금속층·표면 처리를 완료한 후, 구리-구리(Cu-Cu)와 유전체-유전체(dielectric-dielectric) 인터페이스로 직접 bonding → 고밀도 수직 인터커넥트 형성
기술적 장점
마이크로범프(약 50μm pitch)·TSV(약 6μm pitch)를 대체하는 더 정교한 bonding pitch(학술 논문 기준 약 3μm) 사용 → 신호 경로 단축, 기생 저항 감소, 데이터 전송 에너지 절감
어레이와 로직을 각각 가장 적합한 공정으로 제작 가능 (process heterogeneity)
학술 연구(MDPI Electronics 2023, "SeDRAM")에서 이 구조가 34GBps/Gbit 대역폭, 0.88pJ/bit 에너지 효율 달성 보고
EUV 회피 전략과의 시너지
W2W bonding은 밀도 개선 압력을 프론트엔드 라인폭 축소에서 3D 인터커넥트·구조 설계로 전환합니다. 즉, CXMT가 EUV 없이 DUV 멀티 패터닝으로 한계를 맞닥뜨리는 상황에서, bonding을 통해 "같은 평면에서 더 작은 셀을 그린다"는 접근을 피하고 수직 공간 활용으로 밀도를 끌어올릴 수 있습니다. 이는 삼성·SK하이닉스가 EUV로 sub-10nm를 노리는 것과 대비되는 대안 경로입니다.
공정 통합의 난관
웨이퍼 표면 평탄도, 구리 패드 리세스·유전체 품질 안정성
bonding 전 파티클 오염 제어
두 웨이퍼 간 정렬(alignment) 정확도
void(공극), misalignment, 인터페이스 저항 이상 → 전체 메모리 디바이스 신뢰성·수율에 영향
6. 종합 평가: 중간 수준 추론
강점
EUV 없는 차별화 경로: DUV 4중 패터닝(G5, 11.95nm) + VSG 트랜지스터(4F²) + W2W bonding의 삼각축으로, 장비 제약을 구조적 혁신으로 우회하는 일관된 전략
시장 포지션: 글로벌 DRAM 점유율 10% 돌파, DDR5·LPDDR5X·LPDDR6 양산, 서버 시장 진출 시도 — 소비자용에서 고부가가치 서버용으로 확장
특허 포트폴리오: 4F² 관련 300+ 특허로 아키텍처 선점 시도
약점 / 불확실성
수율·인증 미검증: 4F² DDR5 RDIMM은 "목표"이지 출하 제품이 아님. 수율, die size, 고객 인증 결과 모두 비공개 — "양산해도 시장 영향이 의미 있는 수준인지 의문"
장비 구조적 한계: EUV 부재로 동일 출력에 30% 더 많은 웨이퍼 필요 → 원가 경쟁력 상한 존재
HBM 격차: HBM3 수율 50%, HBM4 대비 1~2세대 뒤처짐 — AI 메모리 핵심 시장에서의 열세 지속
역사적 신뢰도 문제: DDR5 양산 일정 지연(2022→2024) 전례로, 발표 일정에 대한 시장 신뢰가 완전히 확립되지 않음
전망 (중간 추론)
단기(2026~2027): G5 기반 LPDDR5X/DDR5 양산 확대 + 4F² DDR5 RDIMM 파일럿→소량 출하. 상하이 팹 증설(H2 2027)으로 월 3xxk 웨이퍼에서 추가 용량 확보
중기(2027~2028): G6(1c급 또는 이하) + 4F² + W2W bonding의 결합 양산 시도. 성공 시 EUV 없는 상태에서 삼성·SK하이닉스 sub-10nm 노드와 밀도 격차를 상당 부분 축소 가능
구조적 변수: 미국 수출통제 완화 여부, HBM 수율 개선 속도, 서버 고객(특히 중국 내 Huawei Ascend 생태계 + 잠재적 글로벌 하이퍼스케일러) 인증 결과가 CXMT의 "추격→동급" 전환을 결정할 핵심 요인
결론적으로, CXMT는 EUV 접근이 차단된 환경에서 "파장으로 밀어붙이는" 삼성·SK하이닉스의 경로와 달리, 기하학적 재설계(VSG) + 3D 통합(W2W bonding) + 멀티 패터닝이라는 대안 기술 축을 구축하고 있습니다. 이 전략이 이론적으로는 유효하나, 실제 수율·수율 안정성·고객 인증이라는 "마지막 마일"에서 검증되지 않은 상태이며, 이것이 CXMT와 글로벌 빅3의 실질적 격차를 가르는 핵심 변수입니다.
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