(출처: 화웨이/X)
미국의 제재로 인해 TSMC의 최신 파운드리 미세 공정을 활용할 수 없는 화웨이는 SMIC 같은 중국 파운드리의 주요 고객이 되면서 나름 지속적인 기술 개발을 이뤄내고 있습니다. 화웨이는 혁신적인 로직폴딩(LogicFolding) 기술을 사용하여 새로운 칩의 전체적인 크기를 줄이는 데 상당한 성공을 거두고 있습니다. 이번에 공개한 기린 9050 프로 SoC는 이러한 접근 방식의 뛰어난 실용성을 입증하는 사례로 평가됩니다.
기린 9050 프로에 사용된 SMIC의 N+3는 3세대 7nm급(일부에서 5nm급 등가 주장) DUV 기반 공정으로, EUV 없이 다중 패터닝과 DTCO(Design-Technology Co-Optimization)를 극한까지 활용해 트랜지스터 밀도를 약 113.4 MTr/mm²(정규화 기준)으로 끌어 올렸습니다. 이는 TSMC N6(약 107.7 MTr/mm²)를 소폭 상회하는 수준으로 N5에 근접하는 수준입니다.
하지만 이것만으로는 이미 수백억 개의 트랜지스터를 집적한 A20 프로 같은 서방측 고성능 프로세서를 따라잡기 힘듭니다. 여기서 로직폴딩 기술을 등장합니다. 기린 9050 Pro는 두 개의 동일한 다이가 접합된 형태로, 하나는 연산 전용이고 다른 하나는 캐시 메모리와 SRAM 전용입니다.
Kurnal Insights는 화웨이의 기린 9050 Pro 칩의 다이샷을 공개했습니다. (사진) 이 다이샷에는 LogicFolding 기술을 통해 접합된 컴퓨팅 다이와 SRAM 다이가 나타나 있습니다. LogicFolding은 논리 회로를 수직으로 쌓아 올려 개별 회로의 트랜지스터 밀도가 낮아도 컴퓨팅 밀도를 높이는 기술입니다.
기린 9050 프로의 두 다이 모두 11.13mm x 10.84mm, 즉 120.65제곱밀리미터의 크기를 가지고 있습니다. 또 이 소식통에 따르면 기린 9050 Pro의 컴퓨팅 다이는 SMIC의 N+3 공정 노드로 제작되었고 , SRAM 다이는 N+2 공정을 활용했습니다. 이 칩은 두 개의 다이를 적층하여 약 238Mtr/mm²의 효율적인 평면 밀도를 가지 는데, 이는 전 세대 제품인 기린 9030의 112Mtr/mm²(158억 8천만 개의 트랜지스터)의 약 2배에 해당합니다.
이렇게 메모리 부분을 적층하는 기술은 사실 새로운 것은 아니지만, 이 경우 발열 및 고속 연결이 문제가 됩니다. 화웨이의 로직폴딩 기술은 두 개의 다이를 마이크로미터 스케일의 통로로 연결해 속도를 높이면서도 이것이 열이 빠져나가는 통로가 되게 해 오히려 열을 낮출 수 있다고 합니다. 또 열이 많이 나는 부위를 서로 엇갈리게 배치해 발열을 쉽게 조절할 수 있게 만들었습니다. 여기에 각 부위의 연결 거리를 짧게 만들면서 전력을 절감할 수 있다고 합니다.
다만 이런 혁신에도 불구하고 기린 9050 프로가 애플의 A20 프로 같은 최신 프로세서와 맞먹는 성능을 지닌 것은 아닙니다. 공개된 벤치마크 결과도 구글의 G6 같은 중급형 프로세서와 비교한 결과로 A20 프로와 비교해서 싱글 스레드 성능은 40-50% 정도에 불과하고 멀티스레드 성능도 30% 정도 낮은 것으로 추정됩니다. 대략 A17 프로 정도 성능으로 추정되나 제재 속에서도 과거에 4년 차이를 3년 차이로 줄인 성과라서 무시하긴 어렵다고 생각됩니다.
SMIC는 DUV 멀티패터닝을 최대한 이용해 더 로직 밀도를 높이고 인텔이 18A에서 본격 도입한 후면 전력 공급 기술 (BSPD)까지 이용해 트랜지스터 밀도를 163.6 MTr/mm²까지 높인다는 계획을 지니고 있습니다. 여기에 화웨이는 로직폴딩 기술을 3-4층까지 확장해 더 복잡한 칩을 개발할 생각입니다.
하지만 여기에는 미국의 제재 이외에도 여러가지 어려움이 있습니다. 수직으로 쌓는 방식은 결국 설계의 복잡도와 발열 제어의 어려움을 가져올 수 있습니다. 동시에 멀티패터닝을 고도화할수록 미세 공정이 복잡해져 수율은 낮아지고 비용은 증가할 가능성이 있습니다.
과연 이 문제를 극복할 수 있을지 주목됩니다.
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