현재 최첨단 미세 공정은 2nm, 18A까지 진행한 상태로 16A, 14A 같은 최신 미세 공정이 준비 중에 있습니다. 최근 TSMC는 12A 공정까지 로드맵을 업데이트 하기도 했습니다. 하지만 그 이후 공정에 대해서는 아직 언급이 없는 상태입니다.
갈수록 공정 미세화는 어려워지고 있으며 최신 미세 공정 웨어퍼의 가격은 치솟고 있어 2030년 대 이후 1nm 이하 공정 진입은 기술적으로나 경제적으로나 쉽지 않을 것이라는 예측도 나오는게 사실입니다.
사실대로 말하면 실제 미세 공정에서 2nm나 18A인 부분은 없고 “과거 공정과 비교해서 그만큼 성능이 높아졌다”는 이야기이기 때문에 3nm공정과 비교해 2nm 공정은 트랜지스터 밀도가 2배 이상 높아지지 않습니다. 실제로 위의 그래프를 보면 SRAM 면적이 1998년부터 2018년까지 50%씩 감소하다가 2026년에는 평탄해지는 추세를 보입니다.
하지만 그래도 로직 밀도의 증가는 조금씩 진행될 예정입니다. 현재 N2에서 A12까지의 TSMC 로직 밀도 증가를 이끄는 나노시트 기반의 마지막 노드는 2031년경에 나올 것으로 예상되는 A10이며, 이를 통해 1나노미터 이하에 도달할 것으로 보입니다.
1나노미터 이하 공정 기술의 경우, 반도체 제조업체들은 나노시트 기술을 수직으로 적층한 상보형 전계 효과 트랜지스터(CFET, Complementary FETs)를 활용할 것으로 예상됩니다. 이는 셀 면적을 줄이고 트랜지스터 밀도를 높이는 효과를 가져옵니다. CFET를 특징으로 하는 최초의 공정 노드는 2034년경에 등장하여 최초의 1나노미터 이하 공정 기술을 제공할 것으로 기대됩니다.
A7(0.7nm) 공정 기술은 2036년까지 A5(0.5nm)로, 2040년까지 A3(0.3nm)로 이어질 것입니다. CFET 기술이 발전함에 따라 CMOS 논리 회로의 트랜지스터 밀도가 최대 80%까지 증가할 수 있습니다. 이름대로면 A10과 비교해 A3는 9배 이상 밀도가 증가해야 하지만 그렇게까진 안되도 아무튼 증가는 하는 셈입니다.
이렇듯 트랜지스터 밀도 증가는 어렵기 때문에 제조사들은 3차원 패키징과 여러 개의 칩렛을 연결시키는 방식으로 트랜지스터 숫자를 대폭 늘리고 있습니다. 예를 들어 최근 TSMC는 기존의 CoWoS(Chip-on-Wafer-on-Substrate) 설계를 확장하여 대규모 컴퓨팅 중심 칩 설계에 적합한 SoW(System-on-Wafer) 패키징 기술을 발표했습니다.
덕분에 수천 억개의 트랜지스터를 하나의 패키지에 집적하는 일은 가능해졌으나 비용 및 전력 소모 증가라는 문제가 함께 따라 붙고 있습니다. 여기에 갈수록 비싸지는 웨이퍼 제조 단가 역시 발목을 잡는 문제입니다. 아직은 시기 상조 같지만 양자 컴퓨터 같이 근본적으로 다른 대안이 연구되는 데는 그럴 만한 이유가 있습니다.
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