(출처: TSMC)
TSMC가 TSMC 기술 심포지엄 (Technology Symposium)에서 3차원 적층 반도체 기술에 대해서 새로운 내용을 대거 공개했습니다. 인텔과 삼성 등 주요 시스템 반도체 제조사들은 미세 공정 전환의 어려움과 동시에 대역폭의 한계를 극복하기 위해 여러 층의 반도체를 쌓는 적층 기술 및 반도체 칩 사이를 연결하는 새로운 적층형 인터페이스에 몰두하고 있습니다. 인텔의 EMIB 및 Foveros가 그 대표적인 사례입니다.
이전 포스트: https://blog.naver.com/jjy0501/221418223550
https://blog.naver.com/jjy0501/221604733382
TSMC는 SoIC (System on Integrated Chip)라는 개념의 적층형 기술을 공개했습니다. 이 기술의 핵심은 마이크로 범프 (µ-bump) 없이 TSV로 칩을 쌓거나 고속 연결층을 넣어 다른 칩들을 연결하는 것으로 EMIB/Foveros와 유사한 방식입니다.
TSMC에 따르면 현재 개발 중인 CoW (Chip on Wafer) 기술은 TSV를 통해 최대 12층의 시스템 반도체를 쌓을 수 있습니다. 각 층에는 서로 다른 시스템이 들어갈 수 있으며 12층을 쌓더라도 두께는 600마이크로미터, 혹은 0.6mm 이내입니다. 따라서 각층이 50 마이크로미터 이하에 불과합니다. TSMC는 각층 사이에 열 전달을 막는 층을 추가할 수 있다고 설명했습니다.
이렇게 만든 적층형 3D 반도체와 HBM 메모리 같은 고속 적층형 메모리를 연결시킬 수 있는 기술이 Local Si Interconnect (LSI)입니다. EMIB의 TSMC 버전이랄 수 있는데, 이를 통해 서로 다른 공정으로 제조한 반도체 칩 및 메모리를 고속으로 하나애 패키지 안에 담을 수 있습니다.
현재 TMSC의 SoIC 기술은 개발 단계로 첫 제품은 2021년 쯤 공개가 가능할 것이라고 합니다. 그리고 2023년에는 이를 발전시켜 12개의 HBM 메모리를 고속 인터페이스로 연결한 3400㎟의 거대한 칩도 제작할 수 있다고 합니다. 다만 실제로 가능하다고 해도 비용이나 전력 소모, 발열 문제를 생각하면 실용성이 있을지는 의문입니다. 현재 나와 있는 600㎟ 이상 크기의 거대 GPU들도 TDP 250W를 넘어서는 경우가 있다는 점을 생각하면 더 그렇습니다.
아무튼 공정 미세화는 갈수록 어려워지기 때문에 3차원으로 반도체를 쌓는 기술의 중요성이 점점 커지고 있습니다. 비용이나 전력 소모 증가 등 문제도 있겠지만, 결국 앞으로 3D 반도체를 더 많이 볼 수 있게 될 것으로 예상됩니다.
참고
https://www.anandtech.com/show/16026/tsmc-teases-12-high-3d-stacked-silicon
https://www.anandtech.com/show/16031/tsmcs-version-of-emib-lsi-3dfabric
https://www.anandtech.com/show/16036/2023-interposers-tsmc-hints-at-2000mm2-12x-hbm-in-one-package
댓글
댓글 쓰기