칩렛 간 범프 피치 줄이면 에너지 효율 높아진다.

(Credit: Das Sharma et al)

인텔은 현재 우리가 사용하고 있는 여러 가지 컴퓨터와 전자 기기 관련 규격을 만드는 데 주도적인 역할을 한 회사입니다. 그런 만큼 현재 칩렛 디자인에 있어서도 표준 인터페이스인 universal chiplet interconnect express (UCIe)를 제정하는데, 많은 역할을 했습니다. UCIe는 인텔, AMD 는 물론 Arm, 구글, 메타, 마이크로소프트, 삼성, TSMC, 엔비디아 등 주요 관련 기업들이 모두 참여했기 때문에 미래 칩렛 디자인과 인터페이스의 표준이 될 것으로 보입니다. 첫 표준인 UCIe 1.0은 2022년 3월 2일에 나왔고 1.1 규격은 2023년 8월 23일 발표됐습니다.

인텔의 데벤드라 다시 샤마 박사 (Dr. Debendra Das Sharma, Intel Senior Fellow and co-GM of Memory and I/O Technologies, Data Platforms and Artificial Intelligence Group)는 최근 네이처 일렉트로닉스 (Nature electronics)에 발표한 논문에서 두 칩렛 사이에 연결 통로인 범프의 간극을 줄이면 효율을 더 높일 수 있다는 연구 결과를 발표했습니다.

범프 피치 (bump pitch)는 범프 사이의 공간을 말하는데, 이 공간을 줄일 수록 더 많은 범프와 회선을 넣어서 연결 속도를 높일 수 있습니다. 그러면 굳이 클럭을 높이지 않아도 되기 때문에 결과적으로 전력 소모는 오히려 줄어든다는 것입니다. 수많은 칩렛을 연결할수록 이들 사이의 전력 소모가 새로운 문제로 떠오르기 때문에 중요한 대목입니다.

최근 프로세서 제조에서 새로운 대세는 하나의 큰 칩보다는 여러 개의 작은 칩렛을 하나로 연결하는 방식입니다. 당연히 제조가 더 복잡해지지만, 최근 2D/3D 패키징 기술이 크게 발전하고 UCIe 같은 표준 규격이 나오면서 다른 미세 공정, 다른 회사에서 제조한 칩렛 끼리도 연결하기 쉬워졌습니다. 그리고 인텔은 메테오 레이크와 사파이어 래피즈의 출시를 통해서 실제로 그것이 가능하다는 것을 분명히 증명해 보였습니다.

앞으로 칩렛 디자인은 크게 발전할 것이고 미래의 프로세서들은 수많은 작은 프로세서의 결합으로 만들어질 것입니다. 이 과정에서 비용을 줄이고 전력 효율적으로 만드는 것이 새로운 과제가 될 것으로 예상합니다.

참고

https://techxplore.com/news/2024-03-intel-approach-boost-power-efficiency.html

Debendra Das Sharma et al, High-performance, power-efficient three-dimensional system-in-package designs with universal chiplet interconnect express, Nature Electronics (2024). DOI: 10.1038/s41928-024-01126-y

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